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在模拟集成电路设计中,关于X轴和y轴同时对称的Stack,以及模块之间的合并,对于增加器件之间的匹配和控制寄生是至关重要的.描述了模拟集成电路二轴对称Stack生成算法和模块合并算法.通过对于对称欧拉图和对称欧拉路径的研究,得出了多项理论结果.在此基础上,提出了时间复杂度为O(n)的伪器件插入算法、对称欧拉路径构造算法和二轴对称Stack生成算法.生成的Stack,不但关于X轴和y轴对称,而且具有公共质心(commoncentroid)的结构.还描述了模块合并算法,给出了计算最大合并距离的公式.该算法本质上是独立于任何拓扑表示的.实验结果验证了算法的有效性. 相似文献
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针对集成电路设计的多层布线问题,提出了以直接优化互连时延为目标、同时考虑通孔电阻与耦合电容的层分配算法.通过基于路径的时延分析寻找电路的关键路径,以通孔的时延模型和概率耦合电容模型作为层分配模型计算资源分配的代价,利用基于启发式的贪婪算法进行层分配.实验结果表明:该算法比只控制通孔和耦合电容数量的层分配策略具有更大的优势. 相似文献
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本文针对宏单元阵列的特点,提出了构造布局和布局改善同时进行的布局算法和以布局均匀和信号网分布均匀为主要目标的多目标布局评价函数.它在布局过程中就考虑到布局对布线的影响,并自始至终地把总体布线的思想恰如其份地和布局问题结合起来.另外,比以在的算法增加了以局部区域通道布线密度下降为目标的通道布线密度均匀化处理,从而极大地减少了由于局部区域拥挤而造成整个布图失败的可能性.实用结果表明该算法的布局效果是良好的. 相似文献
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提出了一种基于CBL布图表示的新的增量式布图规划算法.该算法能很好地解决包括不可二划分结构在内的布图规划问题.针对现有增量式的一些需求,算法给出了相应的高速解决方案.在已有的初始布局的基础上,基于CBL表示方法建立水平约束和垂直约束图,利用图中关键路径和各模块之间的累加的距离松弛量进行增量式操作.对于新模块的插入,在力求面积最小,线长最短和移动模块数目最少的目标指引下能快速地找到最佳位置作为插入点,高效地完成相关操作,算法的时间复杂性仅为O(n).通过对一组来自工业界的设计实例的测试结果表明,该算法在保证芯片的面积、线长等性能不降低甚至有所改善的情况下,运行速度相当快,仅在μs量级,满足了工业界对增量式布图规划算法在速度上的首要要求,同时保证了基本性能的稳定. 相似文献
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介绍了一个针对同步时序电路VHDL设计的性质验证的解决方案-一个有效的符号模型判别器VERIS,该模型判别器利用同步时序电路设计的特点以及待验证性质的局部性,可显著地减少有限状态机(FSM)的状态空间;大大地提高可达性分析和性质验证的速度;同时,实现了反例生成机制,实验结果表明,与Deharbe的模型判别器相比,用这个模型判别器验证一些基准电路更加适用于同步时序电路。 相似文献
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