嵌入式微处理器中断控制单元的设计

文章详细分析了嵌入式微处理器中的中断控制机制。对于可以设置是沿有效或电平有效的中断请求的接收提出了三种方案并比较了它们的优缺点。然后根据该处理器的要求给出了产生到微程序控制器的中断请求的算法,最后给出了键保护模式下中断响应中硬件处理流程。     

32位微处理器总线接口部件的设计

由于微处理器和存储器两者之间速度的差异性，存储系统已经成为提高微处理器性能的一个瓶颈。同时，系统总线的开销在整个访存延迟中占有相当大的比重。因而，设计一个高效的总线接口对于提高微处理器的性能是非常重要的。文中在32位微处理器ARS03总线接口部件的设计中，使用Load／Store缓冲模型和流水、乱序执行的地址、数据总线等方法来提高其效率，采用M／M／1／K排队论模型确定了缓存队列的长度。实际应用程序仿真结果表明，总线接口的设计是高效的，去掉使用的优化方法会使ARS03的执行时间平均增加21．6％。     

基于AltiVec技术的浮点乘加单元的设计

Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规格化处理;设计采用了一种半并行的结构,与传统的全并行结构相比可以节省一半的硬件面积;时钟频率为266 MHz时,java模式下5拍可以完成,非java模式下4拍可以完成。     

单片多处理器的研究*

单片多处理器结构支持较高线程级的并行,能显著提高性能.介绍了单片多处理器的结构,对一些结构模型和实际的商用处理器进行举例,并对关键技术进行了研究分析.     

FPGA设计中优化时序的原则与方法

对数字电路而言,提高工作频率至关重要,因为更高的工作频率意味着更加强大的处理能力。以可编程逻辑设计基本原则之一的“面积与速度的平衡与互换原则”为指导思想,介绍了几种FPGA设计中通过消耗逻辑资源提高工作频率的设计思想和技巧。     

"龙腾"R2微处理器存储管理单元的设计与实现

虚拟内存是一种管理物理内存资源的技术,将虚拟地址空间映像到物理地址空间。提出了一种设计32位超标量微处理器存储管理单元体系结构的方法,实现了访存和访I/O的逻辑地址到物理地址的转换,讨论了TLB(Translation Lookaside Buffer)设计中的关键技术以及在段、块或页的基础上提供的访问保护,满足了“龙腾”R2微处理器芯片的设计要求。整个芯片采用0.18μmCMOS工艺实现,芯片面积在4.8 mm×5.2 mm之内,核心频率超过233 MHz,功耗小于1.5 W。     

一种高代码密度RISC结构微控器的设计

从51系列8位微控器指令系统的分析入手，提出了一种在指令级兼容的RISC结构8位微控器IPCORE设计,在设计中采用RISC设计思想，如设置快速内部寄存器及设计单周期指令等方法，使该RISCIPCORE在性能上可明显优于传统的CISC结构，同时，仍然具备CISC结构原有的高代码密度优点，因而，微控器IPCORE采用RISC设计方法，是提高性能的一种有效手段．     

32位RISC微处理器流水线设计

简要介绍了一个32位嵌入式航空机载RISC微处理器芯片AR S03的体系结构及特色,阐述了处理器的内部各个模块的功能。着重讨论了其流水线的设计思想和设计实现。AR S03处理器的执行部件采用了5级流水结构、较好的冲突控制策略及低功耗的数据通路,实现了简洁、高效、灵活的体系结构。通过Verilog仿真、综合和静态时序分析的结果表明设计达到了预定的设计要求。     

RISC微处理器中I/O子系统设计的一种优化方法

低效率的访存操作是限制微处理器性能提高的一个关键因素。提出了I/O子系统（IOSS）设计中一种优化的模型,阐述了该模型提高访存效率的机制,分析了这种模型协调微处理器与存储器之间速度差异的作用。Verilog仿真、综合和静态时序分析的结果表明该设计达到了预定的要求。目前龙腾Ⅱ微处理器已经进入后端流程,不久将使用0.18μm的工艺进行流片。     

RISC微处理器中存取部件设计的一种优化方法

低速的存取部件一直是限制高性能微处理器性能的一个关键因素。文章提出了RISC微处理器存取部件()LSU设计中一种优化的设计模型,阐述了该模型提高存取指令执行速度的机理以及关键路径的优化设计机制,分析了该模型在改善微处理器性能中的作用,并且该模型已经成功的应用到微处理器龙腾II的设计中。Verilog仿真、综合和静态时序分析的结果表明该设计达到了良好的效果。