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91.
Network-on-Chip (NoC) with excellent scalability and high bandwidth has been considered to be the most promising communication architecture for complex integration systems. However, NoC reliability is getting continuously challenging for the shrinking semiconductor feature size and increasing integration density. Moreover, a single node failure in NoC might destroy the network connectivity and corrupt the entire system. Introducing redundancies is an efficient method to construct a resilient communication path. However, prior work based on redundancies, either results in limited reliability with coarse grain protection or involves even larger hardware overhead with fine grain. In this paper, we notice that data path such as links, buffers and crossbars in NoC can be divided into multiple identical parallel slices, which can be utilized as inherent redundancy to enhance reliability. As long as there is one fault-free slice left available, the proposed salvaging scheme named as RevivePath, can be employed to make the overall data path still functional. Furthermore, RevivePath uses the direct redundancy to protect the control path such as switch arbiter, routing computation, to provide a full fault-tolerant scheme to the whole router. Experimental results show that it achieves quite high reliability with graceful performance degradation even under high fault rate.  相似文献   
92.
集成电路的测试变得日益重要,传统的门级测试虽然效果很好,但是随着电路规模的增大而面临着测试时间太长的困境.高层测试可以很好地缓解测试时间过长的问题,但最大的困难是缺少恰当的故障模型.通过对高层故障模型与门级固定型故障模型间关系可以建立高层故障模型的评估规则,在该规则下可以再对高层故障模型间关系进行分析,以确定彼此间的覆盖关系.归纳模型间的互相覆盖以确定彼此是否包含,这有助于对高层故障模型进行评估,寻找能够对应逼近门级固定型(stuck-at)故障模型的高层故障模型序列,该模型序列有望指导新的测试生成.最后,以对ITC99中标准时序电路的实验来说明该理论方法.  相似文献   
93.
基于组合解压缩电路的多扫描链测试方法   总被引:1,自引:0,他引:1  
提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链.该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数.实验结果表明,它能有效地降低测试数据量.此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点.  相似文献   
94.
李光辉  李晓维 《计算机学报》2004,27(10):1388-1394
组合验证是数字集成电路形式化设计验证的重要方面.该文提出了一种基于增量布尔可满足性的组合等价性检验方法,通过合理选择候选等价结点和增量可满足性算法来提高算法性能,并通过对内部等价结点的置换及将等价关系转化为相应的合取范式公式,避免了误判的发生,又能缩小验证程序的搜索空间.针对ISCAS’85电路的实验结果表明,该文提出的方法比以往同类方法更快、更强健.  相似文献   
95.
随着集成电路工艺的不断提高,CMOS电路规模不断增大,功耗成为集成电路设计主要指标之一。文章首先以多位比较器为例,阐述了存在于部分多位电路功能块中的冒险共振现象;然后给出其在VLSI电路最大功耗估计中的应用。ISCAS85电路集实验结果证实了文章思路的有效性。  相似文献   
96.
一种遵循IEEE 1149.1标准的可测试性设计结构   总被引:7,自引:0,他引:7  
IEEE ll49.1(也称JTAG)是支持芯片边界扫描的国际标准,提供了统一的测试访问端口。如今,它已成为芯片必不可少的一种“开销”。本文通过定制JTAG逻辑,以求用最少的开销,最简单灵活的方式来管理各种DFT逻辑。  相似文献   
97.
针对二值化神经网络加速器计算溢出和乘法器依赖的问题,提出一套二值化神经网络设计及其训练方法.首先设计能够模拟溢出的矩阵乘法,保证模型部署后不丢失准确率;然后优化卷积层和激活函数,缓解溢出总量;再设计移位批标准化层,使二值化神经网络摆脱对乘法运算的依赖,并有效地降低访存;最后针对改进的模型提出基于溢出启发的协同训练框架,确保模型训练能够收敛.实验结果表明,与10个主流的关键词激活方法相比,在准确率无明显损失的情况下,所提方法使片上计算规模减少超过49.1%,并为加速器带来至少21.0%的速度提升.  相似文献   
98.
多跳变(MT)故障模型是一种有效的总线串扰故障模型,可以测试由电容和电感导致的串扰故障,但是MT的原始测试集存在严重的向量冗余.通过分析MT原始测试集向量冗余的3类情况,利用欧拉回路对测试向量进行组合优化,得到MT精简测试集,同时不损失MT故障覆盖率;还设计了MT故障模型的软件自测试程序来实施MT精简测试集,用于实速在线检测串扰故障,而不需要使用高速测试仪.实验结果表明,采用MT精简测试集可以有效地减少总线串扰测试的时间和向量存储开销.  相似文献   
99.
水利工程建设给自然界留下大量裸露的边坡,导致生态环境恶化。本文借助引滦入津工程边坡生态现状,探讨了边坡生态防护的理论,在分析生态防护现状的基础上,论述了灌木在边坡生态防护中的重要性。  相似文献   
100.
分析了软件BOOLEAN表达式中常见的故障。给出了VNF测试的一般计算格式 ,并证明了测试VNF的用例UVNF对ENF、VRF、ORF、ASF的检测能力。该方法对BOOLEAN表达式故障的检测是通用的。  相似文献   
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