预测校正型曼Ⅱ码译码器技术研究与实现

文章针对计算机系统中串行总线的通讯,提出并实现了一种预测校正型曼Ⅱ码译码器.以预测校正型方式实现的曼Ⅱ码译码器,极大的提高了总线通讯的可靠性,节省了硬件资源,提高了系统的速度.该译码器已经应用于1553B总线控制器LS-FT33中,至今运行可靠.     

一种高可靠大容量星载存储器的设计与研究

凭借着存储密度大和存储速率高的特点,基于NANDFlash的大容量存储器在星载存储领域得到了广泛的应用,由于NAND Flash本身存在缺陷,基于NAND Flash的大容量存储器在恶劣环境下的可靠性难以保证.提出了通过FPGA设计SRAM对关键数据三模冗余读取和缓冲、NAND Flash阵列热备份和数据的回放校验以及合理的坏块管理等措施,实现了高可靠性的大容量存储器.实验说明该系统不会因为外在偶然因素而造成数据的不完整,而且整个存储系统的成本开销相对于目前的星载存储器也非常低.     

并行浮点加法器架构与核心算法的研究

考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。     

面向GPU并行编程的线程同步综述

并行计算已成为主流趋势. 在并行计算系统中, 同步是关键设计之一, 对硬件性能的充分利用至关重要. 近年来, GPU (graphic processing unit, 图形处理器)作为应用最为广加速器得到了快速发展, 众多应用也对GPU线程同步提出更高要求. 然而, 现有GPU系统却难以高效地支持真实应用中复杂的线程同步. 研究者虽然提出了很多支持GPU线程同步的方法并取得了较大进展, 但GPU独特的体系结构及并行模式导致GPU线程同步的研究仍然面临很多挑战. 根据不同的线程同步目的和粒度对GPU并行编程中的线程同步进行分类. 在此基础上, 围绕GPU线程同步的表达和执行, 首先分析总结GPU线程同步存在的难以高效表达、错误频发、执行效率低的关键问题及挑战; 而后依据不同的GPU线程同步粒度, 从线程同步表达方法和性能优化方法两个方面入手, 介绍近年来学术界和产业界对GPU线程竞争同步及合作同步的研究, 对现有研究方法进行分析与总结. 最后, 指出GPU线程同步未来的研究趋势和发展前景, 并给出可能的研究思路, 从而为该领域的研究人员提供参考.     

软硬件协同设计的SEU故障注入技术研究

针对现有容错计算机故障注入方法缺乏对空间环境中频发的单粒子故障模型的支持,本文提出了一种利用背板技术的软硬件协同仿真与故障注入技术,分别针对寄存器部件和存储器部件的特性,设计了多位错误的单粒子故障模型,在寄存器传输级实现了通过软件生成故障并注入到硬件设计中的软硬件协同故障注入方案,避免了在硬件设计中修改代码生成故障破坏系统完整性的问题.基于Leon2内核的故障注入实验表明,本文设计的平台为处理器容错设计提供了一个自动化、非侵入、低开销的故障注入和可靠性评估方案.     

基于网卡虚拟化的高性能容器网络设计

单根I/O虚拟化技术为传统数据中心提供高效的服务器整合能力和灵活的应用部署能力,通过将多个网卡直通到虚拟机,减少额外包复制带来的性能损失,使得网络I/O具有接近主机的性能。然而,在网络功能虚拟化场景下单独使用单根I/O虚拟化技术会降低传统数据中心的网络I/O虚拟化性能。针对网络功能虚拟化长链场景,结合单根I/O虚拟化技术和软件虚拟化技术,设计基于网卡虚拟化的高性能容器网络。通过转发模块判断网络流量的目的地址,寻找最优的流量转发路径,实现流量的灵活转发。利用基于脚本程序的自动化部署模块,对每个节点业务进行支持动态增删服务的配置,便于用户对网络进行管理和修改。实验结果表明,在网络功能虚拟化长链场景下,相比单根I/O虚拟化技术,该网络延迟降低约20%,同时能够有效提高网络吞吐量,解决数据中心的网络I/O虚拟化问题。     

通过非易失存储和检查点优化缓解日志开销

在文件系统进行用户数据和元数据的持久化过程中,如果出现异常掉电或系统崩溃,可能导致文件系统出现数据的不一致性问题.现有的Ext4文件系统通过写前日志(write-ahead logging,WAL)技术结合事务机制来保证持久化操作的一致性.写前日志技术将文件系统元数据写入磁盘2次,元数据的粒度小、数量大、重复度高,影响了程序的性能,也缩短了Flash存储介质的使用寿命.针对这一问题,提出了使用新型非易失存储(non-volatile memory,NVM)作为存放日志的独立外部设备,并通过存取指令(load/store)接口直接访问;同时使用倒序扫描(reverse scan)技术对检查点(checkpoint)流程进行优化,减少同一数据块的重复写操作.实验结果表明,使用NVM作为外部日志分区,对于写操作比重较大的程序,在HDD上带宽提升接近50％;在SSD上带宽提升达到23％;在checkpoint时使用倒序扫描之后,写入次数降低明显,带宽提升接近20％.     

USB在动态可重构总线测试系统中的设计

UM-BUS总线单通道最高通信速率为200 Mbps,采用8通道并发传输时,总线有效带宽可达149.5 MB/s,其测试系统需要在采集终端与PC机之间建立不低于此带宽的通信通道,USB3.0理论传输速率可达5Gbps,可满足UM-BUS总线测试系统的传输需求,由此设计实现UM-BUS总线测试系统的USB3.0应用方案。实验测试结果表明,该方案实际传输速度可达180 MB/s,为实现UM-BUS测试系统的无过滤监听和故障注入等功能打下了基础。     

动态可重构总线数据传输管理方法设计与实现

为实现总线多通道数据并发高速传输与容错,解决故障状态下的总线数据动态重构问题,设计一种动态可重构总线数据传输管理方法。采用四体先入先出队列(FIFO)进行数据缓冲存储,利用通道故障状态表,通过4×32矩阵开关数据,传输管理阵列组织与4个FIFO缓冲区及所有有效通道间的数据传输。在8通道系统中的实验结果表明,最高通信速率可达到800 Mb/s,能对7个通道故障进行动态容错。     

新型总线中并行CRC算法的设计与实现

为了对动态可重构高速串行总线UM-BUS进行差错控制,提出了一种用于新型总线数据校验的四通道并行CRC算法.根据UM-BUS的多通道并发通信方式和通道动态组织特点,采用四体FIFO进行数据缓冲存储,并设计了满足总线特点的四通道并行CRC编解码器.在此基础上,给出了它的FPGA实现方案和仿真结果.该并行CRC编解码器,可实时计算总线通信数据的CRC校验码,已成功的应用于动态可重构高速串行总线系统中,实现对突发错误的实时检测,通信速率达到100Mbps/通道.