用于DSP的双端口、多路可变L1 D-cache设计

提出了一个用于高性能嵌入式DSP(Digital Signal Processor)的L1数据高速缓存(Level 1 D-cache)设计.它采用组关联(set-associative)结构,并且具有双端口、多路可变等特点.在设计中,实现了一系列优化技术,以满足高性能嵌入式EISP访问数据的需要,并提高访问的能量效率.为了验证复杂的L1数据高速缓存控制器,提出了一个系统级的仿真模型,并且介绍了相应的验证策略.实验结果表明,该L1数据高速缓存的缺失率和缺失代价比没有采用优化技术的设计分别降低了约5%和20%;验证策略能够有效地提高验证效率,缩短验证时间.     

一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

二维离散余弦变换及其逆变换的VLSI实现

针对适用于H.263及H.264视频压缩协议的编解码算法,二维离散余弦变换(DCT),及二维反离散余弦变换(IDCT),设计了ASIC高速电路,并完成了电路的FPGA模拟验证.在高速算法设计方面,利用一维变换来实现二维变换,通过对变换矩阵的特殊处理,使得一维变换中只含移位和加法运算;在电路设计方面,采用流水线结构并行处理数据,用寄存器堆实现矩阵的转置.对算法及电路设计的优化和改进,大大减少了完成一个矩阵二维正反变换所需要的周期数,提高了电路的吞吐率和运算速度.ASIC设计采用0.18 μm CMOS工艺,在最坏情况下,综合电路可达到的最高频率为250 MHz;FPGA模拟验证最高频率可达170 MHz.     

SoC原型验证技术的研究

快速系统原型技术已成为SoC(片上系统)验证的主要手段之一,但大多数的原型描述仍使用Verilog/VHDL语言,描述效率低。以软件编译式系统设计(SCSD)为基础,提出了SoC的原型验证流程,用Handel-C语言描述SoC原型,并直接实现在原型验证硬件上;用SCSD的软件工具、RC1000和RC200硬件平台搭建了一个SoC原型验证系统的样机,并在样机上完成了Lena图像处理SoC的原型验证;在反复试验的基础上,改进了SoC原型验证流程,并设计出了新的原型电路板。     

ASIP处理器的可重定位编译器的设计

可重定位的编译器对特定应用的指令集处理器ASIP(ApplicationSpecificInstructionProcessor)的设计至关重要。文章利用开源的ORC(OpenResearchCompiler)编译器框架,以提出的一种ASIP处理器的结构模型为目标,进行了其可重定位的编译器的设计。并在指令调度和寄存器分配阶段针对这种ASIP处理器的结构做了优化。实验结果表明,编译器具有很好的可重定位性,指令调度和寄存器分配的优化也获得了较好的效果。     

基于普通测试仪的集成电路瞬态电流测量分析系统

搭建的一套基于普通集成电路测试仪的集成电路瞬态电流测量-采集-分析系统满足了集成电路瞬态电流采集高速、处理数据量大的要求.它在测试仪提供的电源与被测件电源引脚间串联一个电阻,由2GSa/s的混合信号示波器采集电阻电压,由软件产生激励图形和处理数据,提高了系统的集成性和数据处理能力,改造成本低,并成功用于一个加法器芯片的功耗测试.     

基于电子束探测技术的VLSI路径延时故障测试方法

介绍了将电子束探测（ＥＢ－Ｐ）技术应用于路径延时故障的测试。首先用ＥＢ－Ｐ的工作原理和实验结果说明了用ＥＢ－Ｐ测量路径延时的可行性;随后讨论了一种将ＥＢ－Ｐ用作测试点的测试点插入技术。     

采用数据流模式提高乱序执行密码芯片的安全性

乱序执行是密码芯片设计中一种低冗余、低功耗的抵抗功耗分析攻击的方法.芯片安全性随着操作执行时刻不确定度的增加而提高.基于数据流模式的乱序执行AES加密集成电路采用动态数据流结构、对并发操作串行地随机服务,通过增加顺序无关操作的数量和成批处理令牌提高不确定度.其中采用了新的令牌暂存-匹配-发射结构完成令牌的同步和对随机执行的控制.实验芯片的所有操作均实现了不确定执行,可以抵抗样本数小于15000的相关功耗分析攻击,芯片功耗低于所知的其它抗功耗分析攻击AES芯片.     

RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用.文中对Montgomery模乘算法进行了分析和改进,提出了一种新的适合于智能卡应用的高基模乘器结构.由于密码协处理器采用两个32位乘法器的并行流水结构,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数,从而可在智能卡中实现RSA的数字签名与认证.实验表明:在基于0.35μm TSMC标准单元库工艺下,密码协处理器执行一次1024位模乘需1216个时钟周期,芯片设计面积为38k门.在5MHz的时钟频率下,加密1024位的明文平均仅需374ms.该设计与同类设计相比具有最小的模乘运算时钟周期数,并使芯片的面积降低了1/3.这个指标优于当今电子商务的密码协处理器,适合于智能卡应用.     

一种支持同时多线程的VLIW DSP架构

本文提出了一种支持同时多线程的动态分发超长指令字(VLIW)数字信号处理器(DSP)架构。该DSP架构上可以同时运行多个线程,功能单元可以执行来自多个线程的指令,有效地提高DSP的指令吞吐率。为了使多个线程的指令更有效地调度分发到功能单元,该DSP架构还支持指令动态分发,由硬件分发单元而不是编译器来完成多线程指令的动态分配。实验结果表明,相比于单线程而言,本文提出的VLIW DSP架构可以提高功能单元利用率,隐藏存储器访问时延,使处理器的指令吞吐率平均提高约26.89%。