一种宽带、低失真、高过载特性的Sigma-Delta模数转换器结构

提出一种混合Sigma-Delta级联调制器结构.结合传统和低失真结构的优点,包括4级:第一级采用二阶多位低失真结构,后面级联传统的一阶调制器.这种结构可以大大减小由于第一级调制器输入信号过大引起的非线性,同时可以较好地抑制带内噪声,因而非常适用于低过采样率和高精度的转换器设计.仿真结果表明,混合Sigma-Delta级联调制器结构具有高的过载特性、节省功耗和芯片面积等优点,适合宽带宽领域的应用.     

用于CMOS图像传感器的双极结型光栅晶体管特性的数值模拟与分析

提出一种用于CMOS图像传感器的新型光电检测器———双极结型光栅晶体管 ,并建立了其解析模型 .基于0 6 μmCMOS工艺参数的模拟结果表明双极结型光栅晶体管具有传统光栅晶体管的特性 ,但与传统光栅器件相比 ,随着入射光功率的增加 ,双极结型光栅晶体管的光电流密度呈指数式增长 ,且其蓝光响应特性得到改善 .     

SoC片上总线综述

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织积极从事相关IP互联标准方案的制定工作,从目前的研究和发展看,影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA和SilicoreCorp公司的Wishbone。基于现有IP互联接口标准技术的发展现状,本文对这三种SoC总线技术进行了详细介绍。     

一种新型的绝热低功耗逻辑电路

文中作者提出了一种新型的自举式 Adiabatic逻辑电路—— Pass Transistor-Bootstrap Charge Recov-ery logic(PT-BCRL) ,该电路的操作分为两级 ,第一级负责逻辑值的运算 ,采用传统的 ECRL电路 ,第二级电路通过利用自举效应经 NMOS管对负载进行充放电 ,使得其充放电为一全绝热过程 ;另外 ,第一级电路通过一互补传输门与第二级电路相连 ,使得该电路的能量的传输和恢复效率都显著得到提高。由于电路分两级操作 ,它很好地解决了传统 Adiabatic电路的功耗和负载电容值直接相关的问题 ,这在用 0 .6μm CMOS工艺器件参数进行的电路模拟中得到了初步验证     

一种新型异步ACS的CMOS VLSI设计

介绍一种新型异步 ACS(加法器 -比较器 -选择器 )的设计。一种异步实现结构的异步比较器 ,并通过异步加法单元、比较单元和选择单元的异步互连 ,构成了异步 ACS。在异步 ACS的性能分析时采用了一种基于多延迟模型的新方法 ,建立了异步加法器和比较器的多延迟模型 ,通过逻辑仿真 ,得到异步 ACS的平均响应时间为 3 .66ns,最长响应时间为 8.1 ns。由此可见 ,异步 ACS在性能方面较同步 ACS存在优势。     

WISHBONE IP核互联总线

介绍了一种新兴的SOC片上总线--WISHBONE.对总线的结构、连接方式、接口信号、数据传输方式及数据顺序作了详细说明,并总结了WISHBONE总线的技术特征.     

一种适用于通信系统的异步加-选择-比较器

介绍了一种适用于Viterbi解码器的异步ACS(加法器-比较器-选择器)的设计.它采用异步握手信号取代了同步电路中的整体时钟.给出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路.采用全定制设计方法设计了一个异步4-bit ACS,并通过0.6μm CMOS工艺进行投片验证.经过测试,芯片在工作电压5V,工作频率20MHz时的功耗为75.5mW.由于采用异步控制,芯片在"睡眠"状态待机时不消耗动态功耗.芯片的平均响应时间为19.18ns,仅为最差响应时间23.37ns的82%.通过与相同工艺下的同步4-bit ACS在功耗和性能方面仿真结果的比较,可见异步ACS较同步ACS具有优势.     

基于MOS管亚阈值特性的模拟译码器

利用MOS管亚阈值特性,构造了输入输出均为电流信号的模拟乘法器;经过变形,设计了模拟概率计算电路.以此为基础,通过晶体管级的模拟电路设计,构造了新型的网格码模拟译码器,给出了模拟译码器的译码性能.模拟结果表明,在速度一定的条件下,与采用数字电路实现的概率译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级.     

一种(5,2,3)网格码CMOS电路模拟译码器

基于后验概率算法,采用CMOS工艺,通过晶体管级的模拟电路设计,构造了完整的(5,2,3)网格码模拟概率译码器.详细分析了部分单元电路的工作原理,并给出了模拟译码器的译码性能.当信噪比大于4.8dB时,对于950KHz的输入信号,输出没有错误.当输入信号为6MHz时,误码率约为10-4,工作速度最大可达20MHz.在5V工作条件下,译码器功耗为2.957mW.模拟结果表明,在速度一定的条件下,与采用数字电路实现的译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级.该文的设计方法也适用于设计Turbo码、LDPC码等的模拟概率译码器,有望在功耗和芯片面积等方面得到良好的改善.     

具有概率分离计算功能的二级流水线电路设计

在通信系统的接收机中,解调器的输出通常是串行的"软比特"信息.利用模拟电路设计的信道译码器需要并行的数据,以实现后验概率译码计算.为了实现串并转换以及降低模拟译码器的复杂度和功耗,利用0.6μm CMOS工艺,为模拟译码器设计了新型的二级流水线结构的输入接口电路.在实现"软比特"信息串并转换的同时,具有概率分离计算功能.模拟结果表明,该电路比传统的设计方法降低了功耗和芯片面积,工作速度可达50 MHz,整体功耗为304.8 μW.