数据元注册方法研究与应用

元数据注册系统中,数据元是能够描述一个完整的、有意义的信息的最小单位。基于解决元数据注册系统使用者最为关心的"如何注册数据元"为目的,首先介绍了与数据元相关的基本概念、模型,然后描述了数据元的属性(基本属性和附加属性)。在此基础上提出了数据元的两种注册方法,并以数据元"纬度六十进制度量"为例,详细说明了自下而上的数据元注册方法。实践证明,使用该方法能够将注册状态为"已记录"的新数据元注册到元数据注册系统中。     

基于光电触发的瞬态电弧测量及分析

本文搭建了单相金属熔焊电孤发生电路.瞬态电弧持续时间短,电参数难以采集.根据电弧的光学特性,设计了基于光敏二极管的示波器外部触发电路,经过试验,满足要求.金属丝熔焊电弧试验采用了3种不同材料,通过示波器记录电压电流波形,分析了材料的差异对瞬态电弧的影响.     

基于分层壳单元与纤维梁单元组合剪力墙滞回性能分析

为系统研究带边框组合柱剪力墙组合结构的抗震性能,基于分层壳单元与非线性纤维梁单元,在ABAQUS软件中进行用户材料模型子程序二次开发。用分层壳单元模拟剪力墙,纤维梁单元模拟外围组合框架,分别对钢管混凝土组合框架、带钢管混凝土边框柱及型钢混凝土边框柱的组合剪力墙进行低周往复加载试验数值模拟。计算、试验结果总体吻合较好。在此基础上,对比分析该类组合剪力墙滞回性能、受力特征及破坏特征,数值模拟获得墙板在典型时刻的裂缝分布等与实测结果接近。研究表明,采用分层壳单元与纤维梁单元能较准确、有效模拟带边框柱组合剪力墙体系的滞回性能,亦能较好描述剪力墙裂缝发展情况。该方法可为实现高层建筑钢与混凝土混合结构体系抗震性能有效、准确的数值模拟分析提供参考。     

网络安全监控数据流的查询优化方法

本文针对网络安全监控数据流中的查询机制进行了研究,采用了一种以流数据方作为物化共享中间结果的方法,研究流数据方在内存中的压缩存储。实验通过两种流数据方存储结构StreamQCTree-D和QC-Tree。验证了采用动态物化方案的StreamQCTree相时QC-Tree在降低部分查询性能获得较高的数据压缩率,进一步验证了数据压缩对多查询优化的有效性。     

计算机体系结构前言技术(一)专题前言

随着物联网、大数据应用和智能计算应用的发展,当前计算机的处理、通信和存储能力已经无法匹配海量数据和信息处理复杂性的快速增长,针对应用需求的硬件加速得到蓬勃发展。另一方面,随着器件特征尺寸缩小到其物理极限,电路性能对参数偏差和噪声更加敏感,计算机的能效提升遇到瓶颈,这些问题促进了异构、三维集成、非易失性存储器等新型结构、工艺和器件的大量探索。计算机体系结构技术研究面临许多新的机遇和挑战。面向上述背景,本刊拟开辟“计算机体系结构前沿技术”系列专题,并于今年出版“计算机体系结构前沿技术（一）”专辑。本专辑出版8篇文章,集中讨论面向不同应用背景的智能和近似计算的计算机体系结构技术,以及基于新型工艺和器件的存储器和处理器技术。     

可测试性设计技术在一款通用CPU芯片中的应用

可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。     

适用于扫描测试中的测试响应压缩电路设计

测试向量响应压缩电路分为组合压缩电路和时序压缩电路两种.提出一种新的时序压缩电路：锥-压缩器.由于该电路是单输出的,所以总能保证最大压缩率.根据扫描测试中故障出现的特点,通过引入等价概念和两条设计规则来保证该响应压缩电路能够避免2,3和任何奇数个错误位抵消的情况.这两条设计规则同样适用于处理测试响应中出现未知位的情况.提出的基于随机选取生成算法可以自动生成该压缩电路.最后用实验数据从性能和代价两方面分析了锥-压缩器的适用性.     

面向最大串扰噪声的测试生成方法

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路的影响越来越大,并可能使得电路在运行时失效.为此提出一种面向受害线上最大串扰噪声的测试生成方法,该方法基于多串扰脉冲故障模型,能够有效地模型化故障并生成合适的向量.为了能够激活尽可能多的侵略线以造成受害线上的最大脉冲噪声,首先将测试生成问题转化为一个加权的最大可满足问题,再使用解题器求解,以得到测试向量;此外,将子通路约束加入到可满足问题的描述之中,以保证所有被激活的侵略线能够同时跳变.针对ISCAS89电路的实验结果显示,文中方法适用于较大规模电路的串扰噪声测试,并且具有可接受的运行时间.     

时序敏感的3D IC绑定优化方法

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"的芯片挽救"坏"的芯片;把最大成品率问题抽象成二分图的最大匹配问题,提出了分级和啮合两种绑定优化算法,采用增广路经算法进行求解.实验结果表明,相对于不考虑工艺波动的随机绑定方法,采用文中方法有效地提高了3D IC的成品率.