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设计了一种基于混合编码DAC的低功耗SAR ADC .其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术.采用GF(Global Foundry)0.35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在-0.6~0.4 LSB区间范围内,DNL在-0.2~0.7 LSB区间范围内,SNDR为54.13 dB ,有效位为8.7位.整个电路的功耗为537.9μW . 相似文献
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利用CMOS工艺中Poly电阻和N-well电阻温度系数的不同,设计了一种输出可调的二阶曲率补偿带隙基准电压源.采用Chartered 0.35μm CMOS工艺模型,使用Cadence工具对电路进行了仿真,结果表明电路在电源电压为1.8V时可正常工作,当其在1.8~3V范围内变化时,基准电压变化仅有3.8mV;工作电压为2V时,输出基准电压在-40°C到80°C的温度范围内温度系数为1.6ppm/°C,工作电流为24μA,低频下的电源抑制比为-47dB.该带隙基准电压源的设计可以满足低温漂、高稳定性、低电源电压以及低功耗的要求. 相似文献
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针对硬件木马检测中数据预处理效果不佳的问题,提出了小波变换的数据降噪预处理的硬件木马检测的优化方法。在对提取的功耗信息进行小波变换数据降噪预处理基础上,利用马氏距离进行硬件木马的判别。对基于FPGA实现的含有木马的ISCAS’89系列的基准电路进行检测,并进行后续的数据处理实验。实验结果表明,采用小波变换的数据降噪预处理的硬件木马检测优化方法,可检测出占母本电路面积为0.24%的硬件木马。 相似文献
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电磁侧信道信息具有数据庞杂无序,信噪比低的特征,对侧信道分析的结果存在较大影响。针对电磁侧信道数据的特性,该文提出一种最小相关差值的对齐方法,通过参考信号的自相关函数与待对齐信号的互相关函数之间的相似度来估计延时差值。同时,提出一种K奇异值分解(KSVD)字典学习的降噪方法,交替迭代进行稀疏编码和字典更新来滤除高频噪声。为了验证数据预处理方法对侧信道分析结果的优化效果,设计并搭建了电磁侧信道测评系统,并基于实际芯片进行了近场电磁侧信道信息采集与分析。该文使用所提预处理方法对电磁数据进行对齐与降噪,通过t-test泄露评估与相关性电磁分析,对比最大相关系数对齐与小波降噪方法,能够将侧信道攻击的效率分别提高29.91%和55.23%。 相似文献
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本文推导出了任意截面形状的楔形杆的单元刚度矩阵和单元几何刚度矩阵。文中截面面积和惯性矩沿杆轴的变化性质由杆件的截面尺寸精确表达,屈曲位移模式近似地用已知杆端位移产生的弹性变位曲线描述,单元刚度矩阵和单元几何刚度矩阵采用结构力学和能量原理相结合的方法推导,形式简单,精度良好,可以方便地用于实际工程。文中附有计算实例。 相似文献
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提出并设计了一种适用于激光3D成像的盖革模式雪崩光电二极管(Geiger-mode avalanche photodiode,GM-APD)阵列像素读出电路。基于飞行时间(time-of-flight,TOF)原理,像素读出电路主要由两部分组成:有源淬火电路(active quenching circuit,AQC)和时间数字转换器(time-to-digital converter,TDC)。所采用的TDC是粗细结合的两段式计数方式,成功实现了时钟频率和时间分辨率间的折中。基于内插技术,由粗计数的线性反馈移位寄存器和细计数的延时线型TDC共同实现了高达18-bit的动态范围。同时两者的时钟频率分别降低至250 MHz和500 MHz,分别是常规设计频率的1/20和1/10,大大降低了设计和应用难度。电路采用SMIC 0.18 m工艺设计,后仿结果显示达到了200 ps的高精度时间分辨率,对应的距离分辨率为3 cm,完全能够满足3 km激光3D成像中的测距要求。像素电路版图面积小于5095 m2,总功耗为0.89 mW,具有小面积和低功耗的优势。 相似文献
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为保证信息系统的安全性,基于现代集成电路设计方法,采用Chartered 0.35um CMOS工艺完成一款基于AES算法的密码芯片的ASIC设计。设计中首先完成了芯片的架构设计和模块划分,然后使用Verilog HDL完成了AES算法的描述。功能仿真结果表明该设计的加解密功能完全正确。最后使用Synopsys公司的Astro完成了芯片的物理设计。 相似文献
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