基于部分向量复用和变游程编码的二级SoC测试压缩

提出了一种适用于基于核的SoC测试数据压缩的新方法,先将不同待测核对应的测试集中的测试向量部分重叠起来,形成一个重叠向量,对这个重叠向量进行变游程编码,以进一步压缩测试向量。由于测试应用时间与重叠向量的长度成正比,而重叠向量的长度要远小于原始测试向量的长度总和,从而减少了测试时间。变游程编码最大化了压缩效率。实验结果表明,本方法在减少测试应用时间,提高数据压缩率方面的优势是显著的。     

基于多项式符号代数方法的高层次数据通路的等价验证

基于BDD或布尔SAT的等价验证方法虽然能够成功验证低层次门级电路,但却难以满足高层次设计验证要求. 由此,以多项式符号代数为理论基础,提出了一个高层次数据通路的等价验证算法. 深入研究了使用多项式表达式描述复杂数据通路行为的方法,得到了高层次数据通路的多项式集合表示的一般形式. 从多项式集合公共零点的角度定义了高层次数据通路的功能等价,给出了一个基于Grbner基计算的有效代数求解算法. 针对不同基准数据通路的实验结果表明了该算法的有效性.     

DES芯片抵御高阶差分功耗分析攻击方法研究

分析独特的屏蔽方法及改进方法的不足,提出了逻辑层和算法层相结合抵御高阶差分功耗分析攻击的新方法,并给出芯片半定制设计流程.芯片关键部分电路采用自定义功耗恒定逻辑单元实现,非关键部分电路采用CMOS逻辑以减少功耗和面积.整体电路采用独特的屏蔽方法自定义轮实现.结果表明芯片能够抵御高阶差分功耗分析攻击,运算速度与现有方法相当,而所需资源比现有方法少.     

高层次数据通路的等价性验证方法

为了实现多项式数据通路的初始算术规范与其相应的寄存器传输级实现之间的等价性验证,提出了一个有序的、简化的和正则的带权值广义表模型表达字级多项式,同时给出了该模型的化简、加法和乘法运算规则,基于这些规则对寄存器传输级电路构建其相应有序的、简化的和正则的带权值广义表模型.实验结果表明,该模型对寄存器传输级电路的等价性验证与*BMD相比,不论是在存储空间还是在CPU时间花费上均有明显的优势.     

应用吴方法进行高层次定界模型检验

以吴方法为理论基础,提出一种针对高层次设计验证的定界模型检验方法.通过使用多项式等式建模高层次设计和待验证性质,将定界模型检验问题转化为定理证明问题,并用吴方法有效地解决该定理证明问题.实验结果表明,与基于布尔SAT、基于LP的RTL SAT以及基于非线性求解器的性质检验方法相比,该方法在时间消耗上具有相当大的优势.     

互连线间容性交叉耦合对时序分析的影响

集成电路的性能越来越受到互连线间寄生效应的影响,特别是引起互连线跳变模式相关延迟的容性交叉耦合已成为影响线路延迟的一个重要因素。为了提高分层的时序分析方法的准确性,文章引入了局部伪交叉耦合和全局伪交叉耦合的概念,提出了一种利用模块间功能关系识别由于模块间连接产生的全局伪交叉耦合的综合分析方法。实验数据证明了考虑全局伪交叉耦合在提高分层时序验证准确性上的价值。     

信号相关的串扰优化详细布线

针对超深亚微米IC布线设计中的串扰问题,提出基于改进遗传算法的串扰优化的详细布线方法．该方法同时考虑了产生串扰的动态和静态的因素,能够更加准确地反映线间串扰的情况,为布线的调整提供更大的余地．实验证明,该方法不但比现有的方法能更好地减少线间串扰,而且改进的遗传算法能显著地减少繁衍代数和运算时间。     

大集成度PLD逻辑综合算法研究

大规模集成ＰＬＤ器件的逻辑综合是近年来引起广泛关注的热点和难点问题。本文从组合优化的角度研究运用单边迭代策略解决大集成度ＰＬＤ二级综合问题的方法和运用布尔网络重构思想解决ＰＬＤ多级分解问题的方法。     

VLSI设计中容性交叉耦合对时序分析的影响

互连线间的容性交叉耦合已成为影响线路延迟的一个重要因素,因此本文将阶层设计中有意义的层次结构考虑到电路时序分析中,在存在静态敏化和动态敏化交叉耦合的电路中提出了局部伪交叉耦合和全局伪交叉耦合的概念,给出了一种利用模块间功能关系考虑由于模块间连接而产生的全局伪交叉耦合的综合的时序分析方法.实验数据证明,本文方法在不影响运行速度的前提下可以有效地识别出伪交叉耦合,提高了时序验证的准确性.     

基于演化程序的数据通路综合算法研究

提出了一种基于演化程序的数据通路综合算法，该算法是将演化程序与已知的启发式算法相结合来对较大的设计空间进行智能化搜索；并且讨论了应用该方法以减少硬件资源成本和缩短总的执行时间为目标，对典型的微分方程电路实施调度、分配和数据通路综合的整体优化过程，经实验证明，该算法可以十分有效地提高高层次综合设计的质量。