基于统计信息的Cache漏流功耗估算方法

随着工艺尺寸的缩小,漏流功耗逐渐成为制约微处理器设计的主要因素之一.Sleep Cache与Drowsy Cache是两种降低Cache漏流功耗的重要技术.基于统计信息的Cache漏流功耗估算方法(SB-CLPE)用于对Sleep Cache或Drowsy Cache进行Cache漏流功耗估算,根据该方法设计的Cache体系结构能够在程序执行过程中实时估算Cache漏流功耗.通过对所有Cache块的访问间隔时间进行统计,SB_CLPE可以估算出使用不同衰退间隔时Cache的漏流功耗,从而得到使Cache漏流功耗最低的最佳衰退间隔.实验表明,SB_CLPE对Sleep Cache的漏流功耗的估算结果与HotLeakage漏流功耗模拟器通过模拟获得的结果相比,平均偏差仅为3.16%,得到的最佳衰退间隔也可以较好吻合.使用SB_CLPE的Cache体系结构可以用于在程序执行过程中对最佳衰退间隔进行实时估算,通过动态调整衰退间隔以达到最优的功耗降低效果.     

利用动态二进制翻译加速应用程序行为特征分析

应用程序运行时典型行为特征分析的一种重要方法是SimPoint,但是为SimPoint生成基本块向量剖析（basic block vector profile,BBV profile）文件非常耗时.首先提出了一个利用动态二进制翻译技术生成BBVprofile的通用框架DBT-BBV,然后详细分析了几种降低开销的优化技术,最后基于DBT-BBV和提出的优化技术设计实现了一个高效的BBVProfile收集工具QPoint.利用SPEC2006测试程序集评估了所提出的优化技术和QPoint的性能和开销.与现有工具相比,QPoint有两个优势:①QPoint的性能高于现有工具,在普通PC机上最高速度为292MIPS,平均速度为109MIPS,BBV Profile收集的平均开销小于4%,在同类工具中最低;②QPoint支持众多体系结构平台,包括x86/x86₆4,ARM,POWER,SPARC,MIPS等,并且可跨指令集收集BBVProfile.结果显示,动态二进制翻译技术在应用程序行为特征分析加速方面具有非常好的效果.     

一种基于寄存器翻转时刻随机化的抗DPA攻击技术

在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能.     

链路层上可靠的虚跨步交换支持技术

在高性能互连网络设计中,缩短通信延迟一直是设计的首要目标之一。虚跨步交换技术是一种降低延迟的有效手段,但是在有限的输入缓冲区条件下,在链路层上实现高效可靠传输具有一定的挑战性。本文提出了一种可靠的低延迟链路层设计方法,可实现对虚跨步的有效支持,减少了报文在中间路由器上的延迟。该方法结合了报文格式设计、发送方管理和接收方管理。通过在报文头中加入额外的校验码,有效地保护了报文头中的信息,提高了链路的容错能力;通过链路级重传,减少了端到端重传引起的时间、协议开销;通过对接收处理逻辑,尤其是接收缓冲区管理的有效实现,避免了可能出现的缓冲区溢出以及流控失效问题。     

面向片上网络容错偏转路由器设计与优化

随着集成电路工艺进入纳米时代,可靠性已成为片上网络设计的一个关键因素。本文设计实现了一种基于增强学习的片上网络容错偏转路由器,该路由器在发送包的同时采用增强学习的方法对路由表进行重配置以实现容错路由。为了提高性能,我们对路由器进行了流水线优化设计,采用2级流水线实现。在TSMC65nm工艺下综合结果表明,2级流水线路由器频率提升了近一倍达到750MHz,而面积开销仅增加了22%。在合成通信模式下的模拟结果表明,2级流水线容错偏转路由器的平均网络延迟优于无流水线路由器。     

GF（2m）域上快速模乘处理结构的研究与设计

加速GF(2m)上的模乘运算是提高GF(2^m)上ECC算法性能的关键。在分析EC上点乘操作的基础上，我们构造了模乘运算在线性Systolic上实现的局部并行处理递推形式，并设计了Systolic阵列的具体单元结构和连接，给出了性能分析和模拟结果。实验证明，局部并行阵列结构能适应多种EC上的模乘处理。     

割线法求倒数近似值的算法与方案

本文研究了用改进割线法求倒数近似值的三种典型算式,并讨论了硬件实现的精度控制;提出了一个有实用价值的非全区间等长分割的分区方案;最后给出了用本文推荐的方案而设计的一个倒数近似值部件的实例。     

倒数迭代算法的理论分析与方案探讨

随着超级巨型计算机的不断发展,设计独立的高速除法部件已成为机器硬件设计人员的现实任务。本文正是在这样的背景下产生的。文章以倒数迭代算法为主题,首先推导了倒数迭代公式,进行了收敛性的判别与证明,给出了倒数迭代算法的理论基础。文章对初始近似倒数表的构成及精度控制进行了深入的理论分析,提供了一个既省器材又处理简单的倒数表方案的理论依据。文章提出了一个误差分析和精度控制的一般方法并用该方法详细分析了四种不同的迭代算法,指出了各种方法的特点及适用范围。文章最后给出一个“近似倒数流水部件”设计一例,该设计应用本文的理论分析,使硬件比国外类似设计节省五分之三,而流水线站数成倍减少。     

公平运行同时多线程处理器中的线程

同时多线程(SMT,Simultaneous Multithreading)处理器中,取指策略隐式的决定了共享资源在线程之间的分配,进而决定了吞吐量和公平性.然而,前面对取指策略的研究大都集中在吞吐量优化上,对公平性的研究极少.本文把公平性作为优化目标,提出了一种新颖的取指策略FAIR.实验结果表明:对于所有类型的负载,FAIR都能获得很好的公平性,RPRrange都不超过5%.而且,FAIR并没有以牺牲吞吐量来获取公平性.与ICOUNT这种典型的以优化吞吐量为目标的取指策略相比,FAIR的吞吐量平均只降低了3.8%.     

触发器的性能和功耗的分析与比较

触发器性能和功耗的提高对整个电路的设计有极其重要的作用,为了设计出高性能低功耗的电路,优化触发器性能和功耗的设计显得极为重要。对触发器的各种参数进行阐述,对一些典型的触发器进行分析和比较,对有关论文中提出的几种低功耗的触发器进行介绍和部分比较,也对以后触发器的发展方向进行展望,为以后合理地利用现有的标准单元库的触发器和提出更高性能的触发器做下铺垫。