A fully integrated CMOS super-regenerative wake-up receiver for EEG applications

A fully integrated super-regenerative wake-up receiver for wireless body area network applications is presented. The super-regeneration receiver is designed to receive OOK-modulated data from the base station. A low power waveform generator is adopted both to provide a quench signal for VCO and to provide a clock signal for the digital module. The receiver is manufactured in 0.18 μm CMOS process and the active area is 0.67 mm². It achieves a sensitivity of -80 dBm for 10^-3 BER with a data rate of 200 kbps. The power consumption of the super-regenerative wake-up receiver is about 2.16 mW.     

一种高精度的FPGA电路面积时序预测方法

在FPGA上设计应用电路时，逻辑综合过程和物理综合过程需要反复进行多次，来满足面积时序约束。为了加速整个FPGA CAD流程，本文提出了一种在物理综合之前，使用前馈神经网络预测面积时序的方法。和FPGA布局布线工具VTR7.0的实验结果相比，该神经网络预测面积平均相对误差（MRE）达到4.9%，预测时序平均相对误差（MRE）达到6.4%，和现有文献相比，具有预测时间早，预测精度高的特点。该预测模型将帮助用户缩短设计周期，在逻辑综合阶段更加全面探索设计空间，提高设计质量。     

FPGA连线连接盒中基于信息熵优化的结构设计

连线连接盒(CB)的结构设计是FPGA结构设计中的重要部分,从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法.首先提出一种新颖的按列移行方法,用于给出特定约束下可编程开关的初始布局;再以可编程开关在CLB输入引脚上分布的最大信息熵为优化目标,利用模拟退火算法得到优化的CB结构.实验结果表明,与其他方法相比,该方法提高了约8%的布通率,并降低了2%～6%的面积延时积.     

浅谈燃机燃烧室过渡段成形特点

从燃烧室过渡段零件结构特点出发,阐述了拉深压延成形、压延弯曲成形及弯曲成形3种过渡段成形方法;通过分析零件各部位成形特点可知,零件成形模具需带有压边圈结构,并且在压边圈上要合理排布拉深筋以调整零件进料阻力,提高零件成形质量。同时,通过分析成形撕裂、减薄、起皱及拉深滑移等缺陷的产生原因,从材料选择、冲压方向设计、毛坯尺寸和形状设计、模具压边圈结构设计及成形操作等方面讨论了过渡段成形质量控制措施。     

面向算术单元的FPGA工艺映射算法

本文提出了一种针对算术单元的FPGA工艺映射算法ArithM.实验结果表明,与公认ABC中的黑盒子映射算法相比,本文算法能平均减少逻辑单元面积7%,减少电路关键路径延时5%.ArithM采用了单元共享、平衡算术链以及吸收邻近节点三种方法来优化算术资源.     

具有频率补偿功能的1.4 V 48μW模拟助听器电流模结构前端电路

文中实现了一款低电压低功耗的可用于模拟助听器的电流模结构前端电路。此电路主要由电流模结构自动增益控制器和电流模结构滤波器组成。与传统的前端电路相比,文中提出的前端电路具有频率补偿功能和呈指数特性的连续增益。频率补偿一般只在数字助听器中出现,且只能通过DSP电路实现。文中电路的频率补偿基于状态空间理论,虽然不能如数字助听器一样实现对各频段听力损失的补偿,但可实现常见低频听力缺陷患者的听力补偿。连续增益可调节各种程度的输入信号,且其指数特性可以和声学中的声强衡量标准dB SPL相一致,避免了输出信号的急剧变化,提高了聆听舒适度。此前端电路可提供不同的离散压缩拐点和压缩比,从而可以适应各种听觉疼痛阈值的患者。在电流模结构中,关键MOS管均工作于亚阈值区,静态电流很小,且由于电流模技术具有的压缩特性,输入的电流信号被呈对数比例压缩为较低的电压信号。因此,低电压低功耗(48μW@1.4V)的前端电路较容易在高阈值电压的0.35μm CMOS工艺(V_TON |V_TOP|≈1.35V)中实现。整个电路的THD低于-45dB。芯片面积约为1 ? 0.5 mm₂ 和 1 ? 1 mm₂。     

受摆率约束的缓冲器插入设计优化方法

随着VLSI集成度的提高,缓冲器插入技术作为一种互连优化方法,在系统设计中得到了广泛的应用。提出一种针对片上互连网络的缓冲器插入方法,求解在摆率约束下的缓冲器最优插入问题。该方法由两阶段算法组成,首先对待优化互连线网进行分段,以求解可行的缓冲器插入位置集合,其次在所求得的上述位置集合中求解摆率约束条件下的最小代价缓冲器插入问题。在0.13 μm CMOS工艺下进行电路设计,实验结果表明,相较于延时最优缓冲器插入方法,该方法所得优化结果能够满足实际电路的摆率约束,同时获得最小超过30%的面积改善比率。     

一种自参考高速高精度片上时钟抖动测量系统

提出了一种自参考结构的高速高精度片上时钟抖动测量系统。该系统采用流水线读出差分延时链结构,实现了超高速时钟相位抖动的连续周期测量。为降低传统测量中参考时钟引入的系统误差,提出了一种单时钟周期延时结构的自参考测试方案,实现了无参考时钟的抖动测量。鉴相器采用三级SR锁存器结构,可实现无死区时间鉴相。设计采用0.13 μm CMOS工艺,电源电压为1.5 V。仿真结果表明,该系统可测量时钟频率范围为80 MHz～1.2 GHz,分辨率最高可达3 ps,在电源噪声为100 mV时,分辨率仍可达6 ps。最后,对仿真结果进行了噪声频谱描述分析。     

用于开关DC-DC变换器的高精度片上电流检测电路

设计了一种应用于开关DC-DC变换器的高精度片上电流检测电路。与传统方法相比,该电流检测方式采用无运算放大器的结构,去除了无运算放大器结构中的电流共享,从而提高了电流检测精度。将该电流检测电路应用于一款同步降压型DC-DC变换器,芯片采用0.35μm标准CMOS工艺。实验结果显示,电流检测精度在轻负载时可达98.7%,在大负载时高达99.7%。     

A 270-MHz to 1.5-GHz CMOS PLL clock generator with reconfigurable multi-functions for FPGA

A PLL clock generator with reconfigurable multi-functions for FPGA design applications is presented. This clock generator has two configurable operation modes to achieve clock multiplication and phase alignment functions,respectively.The output clock signal has advanced clock shift ability such that the phase shift and duty cycle are programmable.In order to further improve the accuracy of phase alignment and phase shift,a VCO design based on a novel quick start-up technique is proposed.A new delay partition method is also adopted to improve the speed of the post-scale counter,which is used to realize the programmable phase shift and duty cycle.A prototype chip implemented in a 0.13-μm CMOS process achieves a wide tuning range from 270 MHz to 1.5 GHz.The power consumption and the measured RMS jitter at 1 GHz are less than 18 mW and 9 ps,respectively.The settling time is approximately 2μs.