一种用于数字集成系统的新型CMOS三态缓冲器的设计

三态逻辑电路已被广泛应用于VLSI数字集成系统中.现在也有很多种实现三态逻辑的方法,但它们要么输出驱动能力不足够强要么占有较大的器件面积.在研究传统三态缓冲器的基础上设计了一种新型的三态缓冲器,据我们所知,这是使用晶体管数目最少的一种三态缓冲器结构.通过SPICE仿真实验表明,所设计的三态缓冲器与传统三态缓冲器相比具有更优的面积-延时积特性和更低的静态功耗.     

FPGA芯片中的交叉开关设计

作为一种可重复使用的器件，现场可编程门阵列（FPGA）受到越来越多的关注，它以面积为代价换取使用的灵活性。在FPGA芯片的设计中，通过分析交叉开关结构的特点，将传输管逻辑应用于其中。采用这种传输管结构的交叉开关，大大降低了芯片实现所需的晶体管数目，减小了芯片的版图面积，从而提高了FPGA芯片的面积效能。     

一种用于加速FPGA设计空间探索的电路特性驱动半监督建模方法

该文提出一种电路特性驱动的半监督建模方法来探索FPGA架构设计空间。通过加入电路特性作为输入来构建一个通用的FPGA性能模型,该方法能够精确预测指定电路在特定FPGA架构上实现的性能。实验结果显示该方法在预测电路在FPGA上实现的面积时,平均相对误差达到6.25%;预测延时时,平均相对误差可达4.23%,具有与半监督模型树(Semi-supervised Model Tree, SMT)方法可比的预测精度。同时,该文方法加速了FPGA性能建模过程,与SMT方法比较,在6核Intel服务器平台Intel Xeon E7-4807上,探索具有百万架构的FPGA设计空间时,该文方法可将时间成本由500 h降低为250 h。     

一种适用于ISFET读出的高精度CMOS运放设计

介绍了一种适用于ISFET读出的高精度CMOS运放设计.该运放可为ISFET提供恒定电流、电压偏置,从而便于构建读出电路并于微传感器单片集成.通过运用连续时间自调零技术,大大降低了运放的失调电压、1/f,噪声和温漂等低频噪声.该设计基于0.35/μm CMOS工艺,电源电压3.3V,运放的开环增益超过100dB,输入等效失调电压低至11/μV,总功耗仅为1.48mW.应用该运放实现的pH微传感器已通过实验验证.     

A 1.4-V 48-μW current-mode front-end circuit for analog hearing aids with frequency compensation

正A current-mode front-end circuit with low voltage and low power for analog hearing aids is presented. The circuit consists of a current-mode AGC(automatic gain control) and a current-mode adaptive filter.Compared with its conventional voltage-mode counterparts,the proposed front-end circuit has the identified features of frequency compensation based on the state space theory and continuous gain with an exponential characteristic.The frequency compensation which appears only in the DSP unit of the digital hearing aid can upgrade the performance of the analog hearing aid in the field of low-frequency hearing loss.The continuous gain should meet the requirement of any input amplitude level,while its exponential characteristic leads to a large input dynamic range in accordance with the dB SPL(sound pressure level).Furthermore,the front-end circuit also provides a discrete knee point and discrete compression ratio to allow for high calibration flexibility.These features can accommodate users whose ears have different pain thresholds.Taking advantage of the current-mode technique,the MOS transistors work in the subthreshold region so that the quiescent current is small.Moreover,the input current can be compressed to a low voltage signal for processing according to the compression principle from the current-domain to the voltage-domain.Therefore,the objective of low voltage and low power(48μW at 1.4 V) can be easily achieved in a high threshold-voltage CMOS process of 0.35μm(V_(TON) + |V_(TOP)|≈1.35 V).The THD is below -45 dB.The fabricated chip only occupies the area of 1×0.5 mm~2 and 1×1 mm~2.     

大电容负载下的高速、低功耗动态摆率增强电路研究

本文提出了一种针对大负载电容的高速、低功耗动态摆率增强电路设计方法．电路通过直接监测主运算放大器输入端的差分电平变化,实现对主放大器的动态电流补偿,较大幅度地提高了摆率增强效果．通过改变核心MOS管尺寸,可以实现对摆率增强电路开启阈值的调节．通过引入开关控制,可以实现对摆率增强电路的及时“休眠”,提高电路的能效．动态摆率增强电路与主运算放大器为并行关系,因此适用于所有结构的运算放大器,通用性强．电路采用0．35μm商业CMOS工艺实现,有效芯片面积0．15×0．15mm2．采用5V单电源供电,测试结果表明,本电路针对400pF大负载电容,可以实现7V／μs的正向摆率及10V／μs的负向摆率,功率消耗6．25μw．该方法与传统的电路结构相比,工作效率显著提高．     

基于FPGA的稀疏化卷积神经网络加速器

为消除卷积神经网络前向计算过程中因模型参数的稀疏性而出现的无效运算,基于现场可编程门阵列(FPGA)设计针对稀疏化神经网络模型的数据流及并行加速器.通过专用逻辑模块在输入通道方向上筛选出特征图矩阵和卷积滤波器矩阵中的非零点,将有效数据传递给由数字信号处理器组成的阵列做乘累加操作.在此基础上,对所有相关的中间结果经加法树...     

一种多线程FPGA时序驱动布线算法

随着现场可编程门阵列(FPGA)器件尺寸不断增大,计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段,一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序,再将排序后的线网均匀分配到各个线程中,最后并发执行所有的线程。在布线质量没有受到显著影响的前提下,即线长增加2.58%,关键路径延时增加1.78%的情况下,相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。     

嵌入式存储器容错方案可靠性评估

随着工艺节点的不断降低,存储器的软错误率呈指数趋势上升,容错技术已成为存储器设计中的重要环节。依据美国NASA Rosetta实验数据,对错误检纠错码(EDAC: Error Detection and Correction)和不同的在线刷新模式组成的多种容错方案进行可靠性建模与量化评估,提出了不同工艺节点下嵌入式存储器容错技术选择的判据方法。在地面单粒子模拟实验中进行验证,结果表明,该方法预测的失效率评估结果与实验测试结果的平均偏差约为10.3%。     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.