一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

基于CMOS工艺流水线型模数转换器采样保持电路设计

采样保持电路作为流水线模数转换器中的重要单元一直是高速高分辨率模数转换器研究设计者十分关注的内容.文章介绍了基于CMOS 0.6μm工艺的流水线模数转换器前端采样保持电路以及运放电路的设计仿真.该电路采用电容下极板采样、折叠式共源共栅技术,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了采样电路的线性度,节省了芯片面积,降低了功耗.     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

一种10bit 50MS/s低功耗流水线模数转换器

设计了一个10 bit精度,50 MS/s采样频率的流水线型模数转换器,通过运算放大器共享和省略采样保持实现低功耗.第1级为单比特输出,它能够在将信号摆幅减半的同时保持信噪比不衰减,减半的摆幅使得运放直流增益和带宽要求以及电容匹配要求降低.由于采用运放共享技术,该设计只使用了4个运放,功耗相比传统结构降低1/3.采用0...     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

一种用于低功耗、高精度ADC的采样/保持电路

提出了一种改进型两级运算跨导放大器,采用class-AB输出级,电平位移技术以及嵌套式密勒补偿技术,设计并实现了一个采样/保持电路,用于12位精度、40 MHZ转换速率的流水线模/数转换器.在输入信号19 MHz频率以及±1.2 V信号摆幅下,采样/保持电路的频谱分析结果表明,输出信号的信噪失真比达到101.7 dB,无杂散动态范围达到111.8 dB该电路采用TSMC 0.18/μmCMOS工艺,电源电压为1.8 V,功耗仅为5 mw.     

一种适合于高速、高精度ADC的采样/保持电路

采用非复位结构,在SMIC0．18μm CMOS工艺下,设计并实现了一种采样／保持电路,其性能满足10位精度、100MS／s转换速率的ADC的要求．电路在0～125℃,三种工艺角下仿真,其性能均满足要求;T／H电路的核心—OTA,经流片并测试,结果表明其功能正确,功耗与仿真值一致。     

一种具有欠采样功能的采样保持电路

设计并实现了低功耗的欠采样保持(under-sampling and hold)电路,该电路可应用在模数转换器的前端.该电路选取全差分的电荷传递式开关电容结构,具有欠采样功能的高速自举开关及连续时间共模负反馈结构的两级运算放大器.该电路基于SMIC CMOS 0.18μm 1P6M工艺绘制,测试结果表明,在电源电压为3.3 V,采样频率fs为2 MHz,信号频率fa为2.01 MHz时,总功耗约为1 mW,等效信号频率fa'为10 kHz的信噪失真比RSND为47 dB.该电路可以广泛应用于频移键控调制系统中.     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

一种应用于高速高精度流水线ADC的差分参考电压源

介绍了一种应用于高速高精度流水线模数转换器的输出电压可调参考电压源.该参考电压源由电压产生电路和驱动电路组成,具有良好的灵活性,输出的差分参考电压的幅度差和共模电平可以通过输入基准电压和输出共模电压加以调整与控制,可以输出精度高,稳定性好的参考电压,已成功应用于14-bit 100 MS/s的流水线型模数转换器.该参考电压源采用SMIC 0.18μm 1P6M CMOS工艺实现,版图面积为511μm×440μm,功耗为36 mW.测试结果显示,在25.1 MHz的输入频率下,应用该参考电压源的14-bit 100 MS/s流水线ADC的信噪失真比为70.2 dB,无杂散动态范围为86.2 dB.     

流水线ADC中MDAC开关电阻的优化

针对流水线模数转换器中余量增益数模转换器的快速建立,提出了在放大阶段带开关电阻的余量增益数模转换器的电路级模型和系统级模型,通过数学分析和图形分析给出了开关电阻对于余量增益数模转换器建立的影响,并提出了开关电阻的优化方案.分析和仿真结果表明,在开关电阻有变动的情况下,优化方案能够保证快速建立的有效性.     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

接收机射频前端电路的仿真设计

软件无线电的基本思想是构建一个通用的硬件平台,将模数转换尽可能的靠近天线,并尽量通过软件来实现无线电功能。作为软件无线电关键技术之一的射频前端技术,射频前端主要完成低噪声放大、滤波、混频等功能,实现模拟射频信号和模拟中频信号之间的转换,从而解决A/D和D/A的速率、精度等无法达到对射频模拟信号直接进行采样的问题。以直接变频结构为基础,在确定集成芯片的基础上进行了接收机射频前端电路的仿真,并对仿真结果进行了分析。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

Op Amp共享与移除取样保持电路之低功率管线式ADC芯片设计

以TSMC 0.18μm CMOS制程实现10住元(10-bit)、每秒取样2×10<'7>次、操作电压1.8 V的管线式(pipeline)模拟数字转换器(ADC)芯片.本设计主要是使用1.5-bit/stage架构,并且配合运算放大器(op amp)共享(sharing)技术,拔除传统第一级取样保持放大器(SHA,sample and hold amplifier)以节省功耗.此芯片的量测结果为输入信号频率2 MHz时,输出的SNDR与ENOB各为46.2 dB与7.32-bit,包含焊线垫片(pad)的芯片面积为1.54(1.391×1.107)mm<'2>,芯片功耗为29.2 mW.     

用于红外焦平面读出电路的增量/循环混合型模数转换器

为红外焦平面阵列读出电路设计了一个列并行的混合型模数转换器, 转换过程分为两级: 增量型转换器和循环型转换器, 兼顾精度和转换速度的要求。电路在0.35 μm XFAB工艺下设计, 模拟电源为5 V, 数字电源为3.3 V。此转换器可以转换0~3.2 V的电压, 输出数字信号为14 bit, 时钟频率5 MHz时转换周期为27.6 μs。