一种流水线ADC数字域动态可重构架构

分析流水线ADC数字域校准算法工作原理及实现电路的具体特点.为解决数字校准算法系数实时更新的问题,在PipeRench结构的基础上结合多重上下文动态可重构方式,提出了一种针对流水线ADC数字域的动态可重构电路.对该架构中的关键电路模块进行了设计并对整个电路架构进行了仿真,结果表明该架构可以实现流水线ADC数字域的动态重构.     

高性能全流水线可控参数JPEG-LS编码器实现

提出了一种高性能的JPEG-LS无损/近无损图像压缩算法VLSI实现结构.通过对JPEG-LS算法瓶颈的分析,针对算法中不利于流水线实现的场景缓存部分,采用了一种信号量集机制避免流水线等待.全流水线结构保证了算法实现可以满足高速图像传感器系统的吞吐量需求.同时通过高度参数化的设计,系统可以动态调整和优化算法参数,使压缩效果和效率适应不同的运行环境.算法在FPGA平台通过验证,并得到了接近甚至超过其他ASIC实现的性能.     

基于流水线映射的粗粒度可重构运算阵列电路设计

媒体处理算法内在的并行性推动了媒体处理器朝着运算阵列架构的方向发展.在分析了算法映射对电路执行效果的影响后,将运算阵列设计与算法映射相结合,针对如何有效利用阵列提出了一种流水线映射的方案,并分析了该映射方法对系统性能的影响.在此基础之上,以H 264中的IDCT算法为例提取流水线模型,并基于该模型设计出了粗粒度的可重构阵列.实验结果表明,该阵列在功耗、速度、器件利用率等方面具有明显优势,具有较好的应用价值.     

基于FPGA的高速FIR数字滤波器的设计

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。     

SMS4密码算法的高速流水线实现

介绍SMS4分组对称密码算法,分析SMS4算法适用流水线实现的特点,并在此基础上用流水线的方式实现SMS4算法的高速加密和解密.此方法虽然牺牲了一定的面积,却大大的提高了加密和解密的速度.     

基于嵌入式的CORDIC算法的改进及实现

介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法.针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法.整个FFT处理器的实现主要利用了Cyclone Ⅱ系列的EP2C35F672C6.并通过时序仿真和硬件仿真来进行比较.它们的计算结果基本一致.     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

应用于流水线ADC的LMS自适应校准算法与FPGA实现

研究了应用于流水线模数转换器(ADC)的LMS自适应数字校准算法及其FPGA实现。该校准算法可用于校准大多数已知的误差,包括非线性运算放大器的有限增益、电容失配,以及比较器的失调等。通过Simulink软件,对一个12位160 MS/s的流水线ADC进行建模。采用LMS自适应校准算法对该流水线ADC进行校准,并将算法在Virtex-5上实现了硬件设计。实验结果表明, 输入信号频率为58.63 MHz时,流水线ADC的无杂散动态范围(SFDR)和有效位(ENOB)分别由校准前的46.31 dB和7.32位提高到校准后的82.03 dB和11.12位。     

CCSDS中位平面编码的FPGA优化实现

CCSDS图像压缩算法是空间数据系统咨询委员会针对深空探测图像制定的图像压缩标准.该算法的码率可控、复杂度较低,而且算法结构适合于硬件实现,支持对空间数据的高速实时处理.给出了基于可编程逻辑电路硬件的位平面编码算法的设计与实现方法,并通过分析直流、交流系数编码过程中各模块内部和模块间的关系,设计了流水线,使系统处理速度...     

流水线ADC功耗优化算法及其硬件实现

提出了一种针对流水线模数转换器的功耗优化算法,包括各级分辨率的分配、电容缩减、各级电流控制、各级电路结构选择和最后确认五部分.采用了上述功耗优化算法,并引入了改进的取样保持放大器和比较器,在TSMC0.18μmCMOS工艺下,设计了一个10位,取样速率80MHz的流水线ADC.在40MHz输入信号下,SNDR和SFDR分别为58.1dB和60.14dB,功耗为57mW.原型测试结果说明此算法可在保证ADC特性的前提下,达到功耗优化的目的.     

Yield constrained automated design algorithm for power optimized pipeline ADC

Pipeline Analog to Digital Converter (ADC) design processes include several redesign steps to achieve the optimum solution. Hence, designers prefer to use automated algorithms for this purpose. In this paper, an automated algorithm for CAD tool is presented considering the trade-off between yield and power consumption for pipeline ADCs. This automated algorithm benefits from multiple degrees of freedom including the system level down to transistor level parameters, which helps CAD tools to find the optimized solution. It allows designers to choose an optimum scenario considering the trade-off between yield and power consumption. To evaluate the capabilities of this algorithm, a 10-bit pipeline ADC is designed and analyzed. This ADC has 10-bit resolution and 6.3 mW power, 91% yield, 55.3 dB SNDR and 58.8 dB SFDR, which are all in good agreement with the algorithm results. In comparison with similar designs it offers a competitive Figure of Merit (FOM), which proves the capability of this algorithm in finding the optimum solution.     

一种基于FPGA+DSP的处理机硬件架构

为了解决在实时处理中多数合成孔径雷达(SAR)算法存在的运算量大、耗时长等问题,提出基于多核数字信号处理器(DSP)以及串行高速互联接口(SRIO)的一种新硬件解决方法。主要讨论了现场可编程门阵列(FPGA)+DSP架构下采用多核DSP和SRIO实现SAR算法的主要流程,并在多核DSP中使用流水线技术优化快速傅里叶变换(FFT)算法。通过使用多核DSP和流水线技术以及SRIO技术,使数据运算、传输速率更快,达到缩短运算时间的目的。     

基于细胞免疫的红外图像分割算法及FPGA实现

在工业生产中,高温蒸汽管道通常被用于输送高温蒸汽、高温工业废水等,但为了安全,管道通常被放置在环境比较复杂的地方,不利于工人对管道的检测与维护。快速地定位复杂背景下蒸汽管道的位置并对周围环境进行区分,已经成了一个亟待解决的问题。由于最大类间方差（Otsu）算法不能满足上述要求,基于细胞免疫机制提出了一种改进的Otsu算法,该算法通过红外图像中管道以及复杂背景的特征,能够计算出两个不同的阈值并将其分别用于图像中管道的提取与复杂背景的区分。借助QuartusⅡ软件搭建了基于FPGA的软硬件系统平台,实现了数据通信传输,并对改进的Otsu算法进行验证。实验结果表明,该算法应用在红外管道图像中能取得较好的效果。与几种边缘检测算子和经典Otsu算法相比,无论是在管道的分割,还是复杂背景的区分,本文算法都具有较高的真阳率(True Positive Rate, TPR)和较低的假阳率(False Positive Rate, FPR)。     

基于FPGA实现快速矩阵求逆算法

Cholesky分解是一种矩阵运算方法。相比传统的矩阵求逆算法,它能够大大简化矩阵求逆的运算量,提高实时性。因此,介绍Cholesky分解原理及方法,并根据这一特性,在FPGA中实现基于Cholesky分解的快速矩阵求逆算法。FPGA具有流水线设计的特点,能够进一步提高接收抗干扰处理的实时性。用Matlab对FPGA实现的各种矩阵规模数据进行仿真,根据仿真结果和FPGA实际资源选取最优的FPGA实现方案。     

基于DVD应用的流水线RS-PC解码的VLSI设计

基于DVD数据纠错的应用，设计实现了全程流水线处理的RS-PC解码，采用分解的无逆BM(Berlekamp—Massey)算法和脉动时序控制实现RS解码器的三级流水线处理，采用行列独立的缓冲器和纠错解码器实现行列纠错的两级流水线处理。该RS-PC解码能达到非常快的处理速度，在行列纠错处理无迭代的情况下，数据率可达到每时钟一个字节。     

基于SoC和软硬件协同处理的可重构JPEG2000实现

提出一种基于SOC、具有可重构功能的JPEG2000软硬件协同实现方案.重点分析并实现了一种提升9/7、5/3算法的统一流水线结构.对于标准算法中的彩色变换、内容模型生成模块、Tier1编码和MQ编码器采用硬件加速处理,并对图像预处理单元、Tier2编码和系统控制功能则采用软件在NiosⅡ嵌入式系统上实现.最后采用以Altera公司的EP3C25F672作为核心芯片的开发系统,对该算法进行了软、硬件仿真,结果证明采用软、硬件协同处理,能有效地克服JPEG2000在实际应用中存在的速度和灵活性之间的瓶颈,具有计算效率高和芯片利用率高等一系列优点.     

基于GPU-CPU流水线的雷达回波快速聚类

提出了基于GPU-CPU流水线的雷达回波快速聚类方法.该方法利用GPU与CPU异步执行的特征,将聚类的各步骤组织成流水线,大大的挖掘了聚类全过程的的并行性.实验表明,引入这种GPU-CPU流水线机制后,该方法比一般策略的基于GPU的并行聚类算法性能有38%的提升,而相对于传统的CPU上的串行程序,获得了47x的加速比,满足了气象实时分析应用中的实时性要求.     

行为综合功能流水线中的负载平衡蚁群调度算法

在专用集成电路高层次综合中,功能流水线是提高算法描述执行速度的关键技术.针对时间约束和资源约束的两类行为综合功能流水线调度问题,提出了一种基于蚁群优化(ACO)的调度算法.LB-ACO算法将ACO算法与力向算法相结合,使用修改的力向公式定义局部试探因子,用个体调度结果的质量来更新全局试探因子.实验结果表明,LB-ACO算法在保证较低的时间复杂度O(cn2)的前提下,获得接近最优的调度结果.     

基于改进FFT算法的OFDM调制/解调模块设计

文章对传统FFT算法进行了改进,改进后的算法将N点DFT分解成二维√N点DFT的组合,在结构上更适合于用流水线方式实现FFT.文章首先对算法进行了推导,然后基于该算法设计了一个64点、32位字长的定点IFFT/FFT模块,用于802.11a中OFDM的调制/解调.与传统的流水线FFT比较,该模块中的复数乘法运算全部采用移位相加操作完成,因而消除了乘法器及旋转因子ROM的使用,降低了功耗.最后,对该模块进行了验证仿真.结果表明,在流水线饱和的情况下,该模块完成一个64点的FFT运算只需要8个时钟周期,在20MHZ时钟频率下,该模块的功耗为0.26W,完全能满足移动通信中对于高速度、低功耗的要求.     

一种流水线ADC后台数字校准算法的实现

介绍了一种改进的流水线模数转换器(ADC)数字校准算法,该算法使用了一个低速高精确度的参考ADC,同时结合了变步长的最小均方误差(LMS)滤波器校正流水线ADC的误差,从而提高校准速度和精确度。使用Verilog HDL语言设计了这种后台数字校准算法的寄存器传输级(RTL)电路,同时采取Simulink和Modelsim联合仿真的方法对电路进行验证。验证结果表明,与固定步长的校准算法相比,改进的校准算法拥有更快的收敛速度和更高的收敛精确度。