低功耗非制冷红外图像处理专用SoC芯片

非制冷红外成像技术具有非常广泛的应用前景。但是,目前非制冷红外成像芯片存在非均匀校正、图像细节增强和条纹噪声等亟待解决的问题。论文提出并设计一种面向非制冷红外成像的图像处理专用SoC芯片,芯片集成了一个CPU、两个DSP处理器和一个红外图像处理专用加速器,单芯片可实现非制冷低功耗红外图像的非均匀校正、图像滤波、直方图均衡、数字图像细节增强、条纹消除和目标检测跟踪等实时图像处理。同时,研究开发了面向芯片应用的非制冷低功耗红外图像处理算法。采用65-nm CMOS工艺实现了非制冷红外图像专用处理SoC芯片,实现了基于非制冷红外成像芯片和图像处理SoC芯片的小型低功耗非制冷红外成像系统。测试结果表明成像系统可以实现清晰的非制冷红外成像、目标检测及目标跟踪等功能,系统功耗小于2 W,体积相比传统的系统减小了50%,满足对体积、功耗、性能要求比较高的系统的应用需求,具有较高的工程应用价值和前景。     

适合低功耗便携式血糖仪的SoC芯片与方案实现

本文介绍了适合便携式血糖仪的低功耗SoC芯片结构和性能,完成模拟数据采集和信号处理功能。本文还阐述了SoC芯片在血糖仪中的软硬件设计,并进一步说明了SoC设计在实际应用中的几个重要功能,例如低功耗睡眠模式,低噪声运放与温度传感器等。血糖和酶电极反应时所产生的微弱电流经过放大、滤波、模数变换后经SoC芯片数据处理,在液晶显示器上显示出测试结果。本文所提出的SoC设计整合低噪声运算放大器转换微弱的血糖信号成电压信号,测试范围达1.1-33.3mmol/L,单次采血量仅为3μL,完成一次测试的时间约4秒,片外的EEPROM可以存储256组历史记录,还具有自动温度补偿与校正功能,适合个人、家庭或医院使用。     

SoC设计中的低功耗技术

SoC越来越成为设计的主流趋势，而应用系统对低功耗无止境的需求，使得SoC低功耗设计技术变得日益重要。本文首先介绍了低功耗的基本概念，包括原理、优化技术等，着重介绍了面向SoC的系统级功耗优化技术，最后展望了SoC低功耗设计的一些发展方向。     

深亚微米SoC芯片设计及其供应链的管理

本文重要介绍了深亚微米SoC芯片设计过程中要考虑的因素。和供应链整合管理的重要性。简要列出了IP核的分类和选择IP的要点，以及Library和Foundry的工艺的确定对SoC芯片设计的影响。     

低功耗方法在SoC芯片设计中的应用

SOC芯片设计在集成电路设计中占据重要位置,低功耗设计是SoC设计过程中的重要环节。本文首先全面分析了CMOS电路的功耗组成和功耗估计的相关理论,随后从各个设计层次详细分析了SOC芯片低功耗设计的理论及其实现方法。     

适合便携式快速反应数字医用体温计的低功耗LCD显示SoC芯片与方案实现

自动量测的电子体温计是人们日常生活中的必备品。本文所介绍的新型数字体温计使用503ET型高精度热敏电阻,与一款高集成度的SoC芯片进行搭配设计。该高集成度的设计方案具有稳定性好、测量精度高、反应快速以及价格低等特点。测量精度最高可达0.05℃,并可在3秒～5秒内完成全部测温工作,适用于家庭与医院所需的体温测量。     

芯海科技开发出低功耗SoC衡器计量芯片

深圳芯海科技公司宣布推出低功耗SoC衡器计量芯片CSU11xx系列,包括CSU1182、CSU1181、及CSU1100三款产品。可降低电子衡器、精密测量及控制系统的待机与工作功耗,并降低整体实现成本。例如,对于太阳能电子秤的开发,既保证人体秤测量精度,同时工作电流小于20μA。     

SoC低功耗设计中的DVS技术

随着系统芯片(SoC)集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出.动态电压调整(DVS)技术可以在不影响处理器性能的前提下,通过性能预测软件根据处理器的繁忙程度调整处理器的工作电压和工作频率,达到降低芯片功耗的目的.文中讨论了DVS技术降低功耗的可能性,介绍了如何利用两种不同的DVS技术让处理器根据当前的工作负荷运行在不同的性能水平上,以节省不必要的功耗.     

深亚微米SoC设计实例

本文介绍了深亚微米SoC设计的关键技术，并给出了基于平台的SoC技术而设计的一个实际SoC产品——32位税控收款机专用芯片CCM3118。     

基于软件无线电架构的多模导航SoC芯片设计

当前多个全球卫星导航系统（GNSS）信号的频率及体制不同,传统的基于超外差或低中频架构的无线接收机需要在模拟域通过复杂的模拟电路进行下变频、滤波、放大、模数转换等信号处理,且需要多个模拟通道来处理多模信号,这给多模导航一体化SoC芯片的设计带来了极大的挑战。针对上述情况,文中基于模拟最小化、数字最大化的思想,通过芯片内部集成高增益射频放大器、低功耗的高速模数转换器、低抖动的时钟锁相环以及数字信号处理的基带处理及CPU电路,创新性地提出一种基于软件无线电架构的多模导航SoC芯片。然后,进行55 nm CMOS工艺电路设计、版图设计、仿真及硅流片验证。测试结果表明,文中的SoC芯片具备多模导航功能,定位精度可达到2.5 m,授时精度为55.9 ns,测速精度为0.06 m/s,功耗为81 mW,芯片面积大小为6 230μm×4 480μm。所提出的多模导航SoC芯片与市场主流产品性能相当,可满足导航系统需求。     

基于自适应DVFS的SoC低功耗技术研究

对便携式系统设备而言,在采用目前90 nm和130 nm工艺进行新的系统级芯片(SoC)设计中,对整个系统功耗的优化变得与性能和面积的优化同等重要.为此,简单介绍了涵盖静态功耗和动态功耗的低功耗技术,同时提供了一种能够通过使用前向预测反馈的动态电压频率调节(DVFS)系统,并对该技术的可行性进行了建模分析,验证了自适应DVFS方式的有效性,同时也给出了评估DVFS仿真的有效途径.     

深亚微米工艺下系统芯片低功耗技术

功耗问题将成为系统芯片发展的一个瓶颈.影响深亚微米工艺下系统芯片的功耗因素比较多,论文从不同的层次对功耗进行分析,找到影响电路功耗的主要因素.对系统芯片而言,其电路规模比较大,工作模式复杂、工作速度较高,因此全面降低芯片功耗是设计者在规划时就必须考虑的重要因素.文中以实际设计的系统芯片为例,从系统级、电路级、逻辑级等不...     

超深亚微米工艺下的电路级耦合SET脉冲注入

超深亚微米工艺下在电路模拟器中使用独立电流源方法的单粒子瞬态(single event transient,SET)脉冲注入与实验结果有很大误差.作者提出了一种基于二维查找表的耦合电流源注入的方法,并且基于开源的SPICE代码实现.该方法的计算结果与器件/电路混合模拟接近,而其计算时间远小于混合模拟.该法与SPICE集成,可以引入实验测量数据,适合于大规模组合电路的SET错误率分析.     

SoC设计中的低功耗策略

低功耗设计已经成为片上系统(SoC)设计的主题.当今的设计已经从过去的性能、面积二维目标转变为性能、面积和功耗的三维目标.本文深入探讨了片上系统设计中的低功耗设计策略,在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题,并给出了各级的低功耗优化策略.     

超深亚微米工艺下的电路级耦合SET脉冲注入

超深亚微米工艺下在电路模拟器中使用独立电流源方法的单粒子瞬态(single event transient, SET)脉冲注入与实验结果有很大误差. 作者提出了一种基于二维查找表的耦合电流源注入的方法,并且基于开源的SPICE 代码实现. 该方法的计算结果与器件/电路混合模拟接近,而其计算时间远小于混合模拟. 该法与SPICE 集成,可以引入实验测量数据,适合于大规模组合电路的SET 错误率分析.     

面向存储系统的低功耗SoC设计

降低存储系统功耗是SoC设计中的重要问题,基于对程序执行与器件特性的分析,在SDRAM中引入数据缓冲区,给出针对多进程数据访问特性的实现方法,降低了程序运行时外存设备的功耗。在EMI中实现了指令FIFO,并给出定制方法,降低了程序运行时的SDRAM能耗。实验与仿真表明,该方法能有效降低程序运行时SoC存储系统整体功耗。     

SoC低功耗设计及其技术实现

文章根据低功耗设计理论和方法,分别从系统级、模块级及RTL级三个层次上考虑一款SoC芯片功耗设计。在系统级采用工作模式管理方式,在模块级采用软件管理的方式,RTL级采用门控方式,三种方式的应用大大降低芯片了的功耗。仿真分析表明,该芯片的低功耗设计策略取得了预期的效果,实现了较低的动态功耗与很低的静态功耗。该SoC采用0．18μm CMOS工艺库实现,面积为7．8mm×7．8mm,工作频率为80Mnz,平均功耗为454．268mW。     

一种SoC低功耗模式设计与实现

为降低芯片功耗,提升性能,从系统级、结构级和RTL级3个层次提出了一种片上系统(System on Chip,SoC)芯片的低功耗设计方法,并在样片中得以验证。在系统级层面,根据SoC芯片的不同工作场合,在正常运行模式的基础之上,设计了睡眠、停止和待机3种低功耗模式。在结构级层面,将整个芯片划分为VDD、VDDA和VBAT3个电压域,以降低系统功耗。在RTL级,针对不同的模式切换,设计了时钟管理技术,实现了对不同模式下不同时钟的控制。仿真和实验结果证明了设计的合理性,实测数据表明,睡眠模式最多降低59.1%的功耗,停止和待机模式降低了3~4个数量级。     

低功耗低误码率的传感器网络节点芯片数字基带设计

本文针对无线传感器网络节点片上系统特点和需求,研究一种低功耗、高性能、低误码率的数字基带(Easibaseband),提出了一种复用加法器和乘法器的设计方法,实现了匹配滤波器,可节省硬件资源并提高系统性能;提出了一种自适应门限的自动增益控制方法,可配合软硬件协同的工作方式,节省接收机的功耗;提出了采用自适应门限的施密特触发器方式进行信号相位判决的方法,降低了解调误码率.本设计在Xilinx的Spartan-3E FPGA上验证并实现,测试结果表明,本收发机的数据传输率可达到111kb/s并支持ISM2.4GHz频段的射频芯片,比传统的并行滤波器节省了5/6的硬件资源,比不采用自动增益控制节省了10.8%的接收机功耗,在信噪比13dB时,误码率在10-4以下,远低于WiseNET的接收误码率.