浮点加法器的低功耗结构设计

浮点加法器是集成电路数据通道中重要的单元，它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构，重点介绍了实现低功耗的三数据通道结构。最后，还对浮点加法器结构的实用性进行了分析。     

快速浮点加法器的优化设计

运算器的浮点数能够提供较大的表示精度和较大的动态表示范围,浮点运算已成为现代计算程序中不可缺少的部分.浮点加法运算是浮点运算中使用频率最高的运算,因此,浮点加法器的性能影响着整个CPU的浮点处理能力.文中从分析浮点加减操作的基本算法入手,介绍了一种新的算法,即三数据通道浮点加法算法,并着重介绍了整数加法器和移位器的设计,对32位浮点加法器的设计进行了优化.     

DSP芯片中浮点加法器LOD电路的设计

DSP芯片中浮点加法器的速度制约着整个芯片的工作速度，浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此，我们可以通过对LOD电路的改进，来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计，实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。     

32位嵌入式定/浮点乘法器设计

文章提出一种RISC MCU中的32位嵌入式定／浮点乘法器的设计，用于完成32位定／浮点乘除法。利用一种新的改进型三阶Booth算法，并采取Wallace树结构及CSA加法器，与基于二阶Booth算法的设计相比，该乘法器运算速度提高了1／3以上。     

FPU加法器的设计与实现

浮点运算器的核心运算部件是浮点加法器,它是实现浮点指令各种运算的基础,其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法,通过VHDL语言在QuartusII中进行设计和验证,此加法器通过状态机控制运算,有效地降低了功耗,提高了速度,改善了性能。     

一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

浮点加法器的VHDL算法设计

以浮点加法器的算法设计和结构映射为例。讨论了如何进行布告同对象的ASIC系统的设计。并给出浮点加法器部分模块的VHDL描述。     

基于FPGA的32位浮点加法器的设计

在综合分析各种浮点加法器算法的基础上,提出了一种符合TI格式标准的32位浮点加法器,同时兼顾了速度和面积两方面因素.本设计在virtex-4系列FPGA上进行了实现,最高速度可达到182.415MHz,资源占用也较为合理.     

一种稀疏树加法器及结构设计

提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加法器Sldarisky、Brent—Kung、Kogge—Stone和Han—Carlson为例,对他们的面积和延迟进行了理论分析。在本文的最后用硬件描述语言实现了Sklansky加法器。     

一种深度流水线的浮点加法器

随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356 MHz以上的速度.     

并行前缀加法器的研究与实现

随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高.当vLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用.文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不同数据宽度的情况下进行性能比较,根据深亚微米下金属互连线对加法器性能的影响,挑选出适合深亚微米工艺的加法器结构.     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

Self-repairing adder using fault localization

In this paper we propose an area-efficient self-repairing adder that can repair multiple faults and identify the particular faulty full adder. Fault detection and recovery has been carried out using self-checking full adders that can diagnose the fault based on internal functionality, independent of a fault propagated through carry. The idea was motivated by the common design problem of fault propagation due to carry in various approaches by self-checking adders. Such a fault can create problems in detecting the particular faulty full adder, and we need to replace the entire adder when an error is detected. We apply our self-checking full adder to a carry-select adder (CSeA) and show that the resulting self-checking CSeA consumes 15% less area compared to the previously proposed self-checking CSeA approach without fault localization. After observing fault localization with reduced area overhead, we utilize the self-checking full adder in constructing a self-repairing adder. It has been observed that our proposed self-repairing 16-bit adder can handle up to four faults effectively, with an 80% probability of error recovery compared to triple modular redundancy, which can handle only a single fault at a time.     

6加数并行加法器及扩展接口的研究

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

性能改进的16位超前进位加法器

加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能上进行比较,给出了综合面积与速度的比较。进而对超前进位加法器进行了进一步改进,加入了流水线结构设计,大大提高了其速度性能。     

基于改进五输入择多门的QCA全加器设计及应用

量子元胞自动机(Quantum-dot cellular automata,QCA)是一种新兴的纳米技术.本文基于改进的五输入择多门,设计出一个全加器,在保持正确逻辑功能的基础上较以往的全加器有一定优势.应用该全加器设计加法器和乘法器,结果表明在某些性能上有显著提高.     

FLIC文件的数据结构与显示软件的研究

ＦＬＩＣ文件是三维动画设计软件的动画输出文件或者称为动画存储文件事实上是对一个静止画面序列的描述，连续显示这一序列便可在屏幕上产生画效果。文中对ＦＬＩＳ文件的数据结构做了详细的剖析，而且在此基础上研究了ＦＬＩＣ文件的显示软件，编制出带有屏幕“明出”与“暗出”特技效果的动画演播程序。     

基于单电子晶体管的数字滤波器硬件实现

基于互补型单电子晶体管（SET）逻辑门，提出了SET加法器、移位寄存器和ROM的单元电路。在讨论数字滤波器硬件实现原理基础上，由这三个单元电路实现了一个二阶IIR滤波器。SET的SPICE宏模型验证了设计的正确性。