大数乘法器的设计与硬件实现

RSA算法是目前被认为可以实现安全通信的理想的公钥密码体制之一，其主要操作实际上是一系列基本的大整数模乘运算。本文对模乘部分的核心部件大数乘法器进行了研究，并给出平行四边形大数乘法器的设计思想与硬件实现方法。     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

一种基于最小面积考虑的RSA公开密钥算法ASIC

在基于面积最优化的考虑下,对RSA加解密算法进行了分析,对大整数的指数和求模运算进行了分解,并对最大数据长度为256位的RSA算法进行了版图设计。经仿真模拟测试,该芯片功能符合RSA公开密钥算法的要求。与其它实现RSA公开密钥算法的专用集成电路相比,该电路具有运算部件少、面积小的特点。     

基于RSA算法的扩展算法

RSA的安全性是依据大整数分解的困难性而设计的。RSA公开密钥加密体制中n为2个大素数的乘积,即针对n=pq（p,q为大素数）的大整数分解,这里介绍了RSA算法的扩展算法的加密和解密原理,即针对n=p1,p2,…,pr（p1,p2,…,pr为大素数）的大整数分解。通过扩展素因子的个数达到RSA算法的安全性。比较RSA算法,扩展的RSA算法不仅可用于数据加密解密,也可用于数字签名。利用扩展的RSA算法实现数字签名也具有较高的安全性和可靠性。     

高性能RSA协处理器的ASIC实现

RSA公钥算法正日益得到广泛应用，但由于其安全性是以大数运算为基础，故处理速度一直是限制它应用的瓶颈。本文以Montgomery算法为出发点，构建一个含有十六级流水线的高性能RSA协处理器，使得运算速度得到大幅度提高，并且该协处理器架构可在性能与资源之间进行折中，以提高性价比。FPGA实验结果表明30M时钟频率下，对1024比特模幂运算，该协处理器每秒可运算9次(不使用CRT算法)。     

对提高RSA算法中大数模乘运算速率的思考

RSA算法的核心是大数模乘运算,提高其运算速率不仅对改进RSA算法本身有着重要的意义,而且,如果能够通过专用集成电路快速而低成本的实现,将会对电子商务的推广产生积极作用。在研究蒙哥马利算法的基础上,提出一种基于并行前缀加法器架构的基2-Montgomery模乘运算,构建了1024 bit的Kogge-stone加法器。仿真结果表明,该方法可以有效减少模乘运算中操作数的延迟时间,在一定程度上提高大数模乘的运算效率。     

基于Booth算法的32×32乘法器IP核设计

在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multirnedia Accelerator)的乘法器IP核设计。通过增加一位符号位,本设计支持32X32无符号和有符号乘法。通过一个32X9结合2-bit Booth算法阵列乘法器循环四次加法．完成32bit乘法。前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32bit和高32bit加法。我们采用2．5v,0．25μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元．Hspice仿真的最大延迟分别为0．64ns,1．51ns。     

基于RSA系统的Montgomery算法的改进设计

针对Montgomery算法中模乘模块的CIOS模式提出了一种改进算法。该算法模式比原CIOS模式节省了近一半的操作次数,并且给出了一种优化的硬件实现结构。在保证系统规模较小的基础上采用了两个相同的数据通路以加速运算速度,同时采用了移位寄存器结构进一步简化时序控制的复杂性。此改进算法适用于各种公钥体制的加解密处理器。     

基于光学向量矩阵乘法器的光学信息处理系统研究

光学向量-矩阵乘法器(OVMM)作为一种利 用光学方式进行向量-矩阵运算(VMM)的光学系统,由于采用天然具有高带宽、高并行性的 光学处理方式, 在海量数据处理领域极具潜力。本文实现了一套基于空间OVMM的光电混合 数字信号处理系统,采用自主设计实现的维度为16×16的空间OVMM作 为核心运算单元。实验结果显示,系统能够完成76.8G/s乘法累加 (MAC)运算,满足实时 数据处理对运算速度的需求。系统使用可编程逻辑器件(FPGA)作为电学协处理单元的核心组 成部分,因此具有可编程性,可以满足多种不同的应用需求。     

指纹识别专用集成电路中乘法器模块的设计

介绍了一种用于指纹识别专用集成电路(ASIC)的乘法器模块的设计.该乘法器模块能够处理32位的有符号数、无符号数的乘法和乘加运算.电路采用基-4的Booth编码以及改进型压缩器阵列结构.采用提出的迭代和阵列结合的结构算法,可节省芯片面积30%,提高工作频率24%.模块电路在TSMC 0.25 μm工艺上实现.该乘法器模块易于移植到其他数字处理系统.     

一种用于ECC密码体制的模乘器设计

提出了一种基于Montgomery算法的模乘器。与现有结构相比,由于采用了多级流水线的乘法器结构,提高了系统的时钟频率;并通过引入预计算单元,解决了流水线停顿的问题,提高了系统的并行性,减少了所需的时钟数。该模乘器位长233位,基于SMIC 0.18μm最坏工艺的综合结果表明,电路的关键路径最大时延为3.8 ns,芯片面积2 mm2。一次模乘计算只需要108个时钟周期,适合ECC密码体制的应用要求。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

基于FPGA的异步流水乘法器设计的教学方案

本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

一种实用的大素数快速生成方法

R大素数的选取是构造RSA密钥的关键。文章介绍了几种可行的大素数生成方法,给出了快速生成大素数的有效方法,并给出了用计算机实现相应算法的步骤。     

采用Booth算法的16×16并行乘法器设计

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。     

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

RSA加密算法分析与实现

论文给出RSA算法的密钥产生、加密和解密的具体实现过程和需要注意的事项。