一种新的CMOS电路最大功耗估计方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗作出精确的估计非常重要,为了在尽可能短的时间内对VLSI电路的最大功耗下限作出较为可信的估计,给出了一种新的CMOS电路最大功耗估计方法,ISCAS85电路集的实验结果表明这种估计方法不仅对于无时间延迟功耗计算模型,而且对于有时间延迟功耗计算模型,都具有最大功耗估计值较准确和耗时短的优点。     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

组合电路随机测试的一种新方法

本文在随机测试的基础上提出了逆随机测试（ART）的新概念，在该测试序列的集合中各测试码之间的海明距离为尽可能的大，这样可以使不同的测试码检测到更多不同的故障，从则提高了测试效率和故障覆盖率。本文给出了构造逆随机测试序列（ARTS）的详细过程，并且严格证明了该序列的高效和正确性，同时还给出了用Benchmark和其它电路作为例子的实验结果。     

一种新的VLSI电路划分算法

提出了一种新的基于遗传算法的电路划分算法,该算法不仅适用于电路的二划分和K划分问题,而且可以满足划分对子集的大小和面积等多约束的要求。     

CMOS电路动静态功耗协同分析

文章在分析了现有功耗模型后，给出了一种动态功耗和静态功耗协同分析方法，定义了均方率（VER）和最大偏移率（MSR）两个基本参数，它们和均值与方差一起，用来描述复杂的功耗行为，给低功耗设计提供了更多有用信息。基于ISCAS85、ISCAS89和ITC99电路集的实验表明，该文提出的方法和相关参数对低功耗设计和热量耗散是非常有价值的。     

基于堆栈效应的CMOS电路漏电流估计

随着集成电路工艺几何尺寸的日益缩小和电路系统复杂度的进一步提高，特别是SOC的发展和电池供电的移动设备的广泛应用，芯片的功耗成为一个日趋重要的问题。电路功耗的来源可以分为动态功耗和静态功耗两个部分，动态功耗主要来自功能跳变、短路电流、竞争冒险等，曾经是电路功耗的主要来源。进入深亚微米工艺后，静态功耗以近乎指数形式增长，并成为能与动态功耗相抗衡的功耗来源。研究表明，在90nm工艺下，静态功耗已经占整个电路功耗的42％以上。静态功耗不仅影响着IDDQ测试方法，而且已经成为整体功耗的重要来源。因此，静态功耗的估计及优化方面的研究就变得越来越重要。     

一种基于最大偏差的AES功耗分析攻击方法

针对高级加密标准(AES)密码算法的电路实现,提出了一种改进的功耗攻击方法.该方法的基本思想是选取2次不同明文输入下的汉明重量差为改进功耗模型,通过选择明文能够最大可能性地增大功耗偏差,从而恢复出密钥.采用UMC 0.25 μm 1.8 v标准CMOS工艺库,利用Synopsys公司的EDA工具得到AES电路加密过程的功耗仿真曲线,建立起功耗攻击平台,并在此平台上进行多种功耗攻击方法的分析和比较.实验结果表明,与普通的差分功耗分析(DPA)和相关功耗分析(CPA)攻击方法比较,提出的改进攻击方法能够以适当的功耗测量次数,以及更小的计算复杂度实现DPA攻击.     

基于布尔过程的组合电路波形模拟

工作频率高和定时严格是现代集成电路的特点,它们要求数字系统模拟器不但可以模拟电路的逻辑行为,而且可以精确地模拟电路的定时特性。文中提出了一个基于布尔过程的波形模拟途径,并介绍了它的理论基础、主要算法思想、所采用的技术、SPICE验证以及实验结果。     

一种消除无效操作降低ASIC功耗的设计技术

低功耗设计是当前ASIC研究的热点。本文提出了一种简单的功耗估算模型，针对流水线结构设计了一种工作标志控制单相和双相时钟的机制，消除无效操作以降低ASIC的功耗，并讨论了异步流水线设计的有关问题。     

基于ATPG的最大功耗估算改进算法

在大规模集成电路芯片的可靠性分析和性能评估中,功耗估算起着重要的作用,文中提出基于ＡＴＰＧ的最大功耗估算改进算法,通过对电路充放电节点分配信号翻转,使电路工作时的动态功耗最大化;研究了路径搜索空间与功耗估值的关系,减少了路径搜索的开销,加快了估算时间;同时将算法扩展到同步时序电路。     

组合电路功耗敏感性统计分析

功耗已经成为集成电路设计的一个十分重要的问题．对于一个给定的电路,其功耗是与输入密切相关的,即对于不同的输入向量集,同一电路可能会有不同的功耗．功耗敏感性定义了由于原始输入的改变而引起的功耗变化特性．文中给出了基于信号置1概率和跳变率传输特性的功耗敏感性分析方法,并详细阐述了它在无时延动态功耗估计和静态功耗估计中的应用．实验结果表明,它在保证了较好精度的条件下,大大降低了估计时间;另外,这一方法还可以应用于时延动态功耗估计、在特定向量集上的动态及静态功耗估计,并且在一定程度上为低功耗设计提供参考．     

系统级CMOS电路的低功耗设计

随着集成电路规模的增大和工作频率的提高，功耗已经成为面积和性能之外的主要设计目标。低功耗设计可以在不同的设计层次进行考虑，早期的设计确定了系统的构架，对功耗的影响最大，因此本文重点探讨了RTL级和系统级的低功耗设计，具体的途径有：实行有效的功耗管理；采用并行处理和流水线结构；采用分布式的数据处理结构以及用专用电路代替可编程处理器。     

CMOS电路晶体管级功耗优化方法

随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗的纳米工艺芯片,开展晶体管级优化方法的研究具有非常重要的意义.基于晶体管级VLSI模拟器,提出了一种新的晶体管级优化方法用于进一步降低静态功耗,它由两个算法步骤构成：先用聚团策略(clustering)在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果.实验证明所提方法具有以下优点：1) 该方法适用范围较广,可以分析和优化各种电路.这些电路中,每个晶体管都可以有不同的阈值电压V\\-\\{T0\\}、沟道宽度W和沟道长度L. 2) 该方法的功耗优化效果较好.在晶体管级W+V\\-\\{T0\\}+L的功耗优化实验中,该方法在不降低动态功耗优化效果的前提(动态功耗平均仅增加0.02%)下,在合理的运行时间(优化C7552仅用856.4s)内,在晶体管级对逻辑门级优化结果进行进一步优化,使静态功耗得到进一步降低,平均降低22.85%,最大降低43%.     

The monotonic increasing relationship between average powers of CMOS VLSI circuits with and without delay and its applications

The authors theoretically describe the monotonic increasing relationship between average powers of a CMOS VLSI circuit with and without delay. The power of an ideal circuit without delay, which can be fast computed, has been used as the evaluation criterion for the power of a practical circuit with delay, which needs more computing time, in such fields as fast estimation for the average power and the maximum power, and fast optimization for the low test power. The authors propose a novel simulation approach that uses delay-free power to compact a long input vector pair sequence into a short sequence and then, uses the compacted one to fast simulate the average (or maximum) power for a CMOS circuit. In comparison with the traditional simulation approach that uses an un-compacted input sequence to simulate the average (or maximum) power, experiment results demonstrate that in the field of fast estimation for the average power, the present approach can be 6-10 times faster without significant loss in accur     

异或门低功耗优化展开方法

异或门实际输出信号具有空间相关性，为了便于进行低功耗优化的研究，现有方法将异或门输出信号假设为随机信号，并以异或门输入信号的置1概率为依据进行低功耗优化。文中不仅从概率的角度指出现有方法的局限性，而且推导出直接用输入信号的跳变密度计算2输入端异或门输出信号跳变密度的计算公式，进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法。实验结果表明：文中方法的功耗降幅为现有方法的3倍多；同时，文中方法优化展开后与异或门功耗的实际模拟结果相比，其理论计算值的误差比较小（平均仅为0．97％），从实验的角度证明了文中关于异或门低功耗优化展开所做的理论分析的正确性。