软判决Fano译码算法的FPGA实现

Fano译码算法一般采用软件实现,受制于计算机的结构,译码速度较慢。为大幅度提高译码速度,研究软判决Fano译码算法的全硬件实现方案,即采用AHDL（Ahera硬件描述语言）设计软判决Fano译码译码器,使用FPGA（现场可编程门阵列）予以实现。介绍了总体结构,重点描述构建Fano软判决译码器关键部件——状态机的设计。实测数据表明,在相同时钟频率条件下,软判决Fano译码算法的全硬件实现比软件方案至少快20倍。     

卫星通信协议中卷积码序列译码的计算机模拟

主要研究卫星通信协议IESS 309协议中的系统卷积码的编码及其序列译码的计算机模拟。用C语言实现了码率为1／2的36位的系统卷积码的编码，然后模拟高斯噪声信道生成一个Fano度量表，最后用Fano算法实现该卷积码的软判决序列译码，并进行了性能分析，为以后的工程应用打下一个良好的基础。     

分组码的软判决伪序列译码

本文提出一种在形式上类似于卷积码的序列译码的一般线性分组码的软判决伪序列译码算法，利用广义限译码原理及二元有向树的性质与分枝限搜索技术，降低了译码复杂性，其设备复杂度小于Ｃｈａｓｅ译码器，模拟结果表明，该算法的误码输出性能接近维持比较最大似然译码，好于ＣｈａｓｅⅡ算法，且译码速度与ＣｈａｓｅⅡ算法接近。     

极化码序列连续删除译码算法的改进设计

极化码连续删除译码算法性能和传统的LDPC码存在一定差距。序列连续删除算法(SCL)的提出极大地改善译码性能,是极化码推向实际应用中的重要一步。但是该算法复杂度较高,延迟大。改进的序列连续删除(SCL)译码算法是基于改善极化码码长受限的情况,文中描述SCL算法是通过码树上的搜索序列路径来表示译码过程。改进的算法通过减少译码算法在码树上的序列路径来降低时间和空间复杂度。通过仿真表明,改进的算法有效地降低了译码的复杂度同时在性能上也接近最大似然(ML)译码算法。     

软判决纠错译码实现中的几个问题

给出非系统卷积码软判决纠错译码系统中差分编码器的最佳连接方法,讨论了软判决量化表的选择、软判决量度的计算与软判决门限应满足的数学关系。     

RS码的译码算法及软件实现

针对RS码译码比较复杂的特点，详细介绍了RS码译码的过程和算法，并通过实例说明其软件实现方法。     

LDPC译码方法研究及实现

本文主要研究了低密度校验码（LDPC码）的编译码方法及其硬件实现。在讨论几种主要的LDPC码的编译码方法的基础上，对LDPC译码错误产生原因进行了分析，提出了一种改进的置信传播译码算法——最小和算法，该算法在几乎没有增加运算复杂度的情况下，明显地提高了译码性能。同时，本文基于几何思想的LDPC码为例，提出了并串结合的FPGA实现方法，给出了仿真结果。     

序列综合与一类代数几何码的有效译码＊

Berlekamp-Massey算法是用来解决域上序列的综合问题。本文用多元多项式系数的齐次方程给出这个问题的新的数学模型。本文利用多项式理想论中的Grbner基理论,给出了上述模型的算法。此算法适用于环F[X_1,…,X_n]中,当n=2时,就类似于Euclid算法。文中算法还可用于求解一类代数几何码的快速译码问题。     

Turbo Code译码算法的硬件实现

并行级联卷积码迭代译码算法（ＴｕｒｂｏＣｏｄｅ）有着非常强的纠错译码能力。但大量的运算给工程实现ＴＣ译码器带来相当难度。文章在对ＭＡＰ软输入软输出算法充分仿真基础上,给出一种简化ＭＡＰ算法的Ｔｕｒｂｏ译码器方案,此方案适用于ＦＰＧＡ器件实现。     

G.723.1编译码算法的DSP实现

介绍了ITU－T G.723.1标准语音编译码器的算法及其在ADSP－2181芯片上的实现，软硬件结合实现了语音信号的采样和实时编译码，安全符合ITU－T G.723.1标准的定点算法，通过了ITU－T的所有测试向量。     

带禁止符号的算术码序列译码算法

如何有效检测错误以及如何构造编码树型结构是算术码抗误码性能研究的两个关键性问题。文章利用多禁止符号实现快速、高效检错,并结合删减编码树型结构分支点的序列译码算法,在降低序列译码复杂度的同时提高了算术码的抗误码性能。仿真结果表明,在同样误包率的条件下,多禁止符号的抗误码性能优于单禁止符号0．5dB。而且在数据包长固定的条件下,禁止符号冗余度的选择和序列译码堆栈空间大小密切相关,联合优化后可以达到性能最优。     

LDPC码的译码算法

介绍了LDPC(低密度奇偶校验码)码的BP算法和基于BP的简化译码算法，并在AWGN(加性白高斯噪声)环境下进行了各自的仿真。通过误码性能和译码复杂度两方面的比较表明BP算法的性能更优越，但简化算法的复杂度相对来说有大幅的下降。     

基于遗传算法的图像序列译码性能分析

Fano算法在码树上始终只跟踪一条路径,因此遭遇到比较严重的噪声干扰时,容易偏离正确路径,并且难以在较短时间内回到正确路径上来.本文提出了一种基于遗传算法的纠错序列译码算法,将遗传算法具有的全局优化的迭代进化用于序列译码中,使得译码序列不仅保留最大似然路径,也扩展一些似然度比较小的路径,使被选中的路径具备多样性,可以搜索比较宽的范围,从而尽可能跟踪到最佳路径.同时,能根据干扰的大小通过门限调节自适应地改变群体规模,达到正确而且快速搜索译码的目的.全文讨论了该算法的基本原理和实现可行性,并将这种算法用于视频图像纠错,给出了实验结果及其性能分析.     

RS译码的Euclid算法及其FPGA实现

介绍运用于RS译码中的Euclid算法及利用Euclid算法进行RS译码的基本原理，同时给出该算法的FPGA实现，并在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

基于MHC快速译码算法的译码树的构造方法

在传真通信中需要对数据进行压缩后再发送。一维改进的Huffman码（MHC）是在传真通信中使用较多的一种压缩编码。MHC的译码算法和快速译码算法都是通过构造译码树实现译码,但将译码树的码表应用到线性地址空间上时,都存在一定程度冲突,从而会对译码速度产生影响。文中通过对MHC快速译码算法的分析,提出了一种新的译码树构造方法,实现了在线性地址空间上对译码树的构造,并解决了原方法中的冲突问题。     

Golay码的一种新译码算法

本文提出(24,12)扩展Golay码的一种新的译码算法,并证明其实现了最大似然译码。与现有的译码算法比较,本文的译码法有许多优越之处。同时它还可以推广到其它具有良好代数构造的分组码的译码。     

系统极化码的翻转序列校验辅助罗列连续消除译码算法

系统极化码具有比非系统极化码更好的误码性能,但目前尚无明确的系统译码算法,因此通常采用非系统译码与再编码级联的方式实现系统极化码的译码,但这会带来极大的译码时延。针对这个问题,本文提出了一种基于翻转序列校验罗列连续消除算法的系统译码方案。该方案具有路径自适应的特性,利用回溯更新过程消除了再编码过程,且通过更新校验交替策略极大降低了资源占用。研究表明,与基于AD-SCL的级联译码方案相比,改进方案能降低50%的资源占用与译码延时,且其误码性能稍有提高。      

EKA扩展译码算法优化及其DSP实现研究

软件无线电接收机对实时性的要求很高,必须选择执行速度较快而又节省存储空间的译码方式。介绍了格雷码的扩展译码算法(EKA)[1],并与其他算法进行了比较。提出了扩展格雷码的译码方案,在基于DSP的软件无线电接收机中实现了EKA算法并进行了优化。通过实验结果和实际应用可知,EKA算法的执行效率优于文中介绍的其他算法,并可以实现扩展格雷码的实时译码。     

乘积码译码算法研究与仿真实现

简要介绍了构成乘积码的分量码的Chase2译码算法,并对算法中关于测试图样的产生方法进行了改进,提出了一种可以快速进行伴随式计算的测试图样构造方法,根据计算所得伴随式给出了一种带偶校验的测试序列的硬判决译码方法.把改进后的Chase2译码算法应用到乘积码的迭代译码中,并进行了仿真研究,对不同迭代次数的译码结果进行了分析比较,当迭代次数增加时,译码性能逐渐改善.