H.264视频编码的关键技术分析及复杂度研究测试

H.264比原有的视频编码标准大幅度提高了编码效率和稳定性,但其运算复杂度也大大增加。为了在不影响编码效率的前提下,降低编码运算的复杂度,提高编码的实时性,有必要对H.264的复杂性做出详细研究。H.264通过对传统的帧内预测、帧间预测、变换编码和熵编码等算法的改进来提高压缩率。本文分析H.264上述关键技术,给出基于JM86的模块复杂度测试。测试结果表明H.264编码的复杂性主要体现在帧间预测模块中,要加快H.264的编码速度,就必须对这个模块进行优化。     

H.264标准中的CAVLC编码算法与FPGA实现

H.264视频编码标准在基本档次和扩展档次采用CAVLC（基于上下文的自适应可变长编码）熵编码方法,但标准并未给出详细的CALVC编码句法。从CALVC的解码原理出发,详细分析了H.264视频编码标准中的CAVLC编码算法,提出了一种应用于H.264标准的快速低功耗CAVLC编码器结构,给出了各个功能模块的详细设计原理与FPGA实现方法,并对较复杂的几个模块进行了算法和结构上的优化,降低了实现的复杂度。FPGA实验验证表明,该方案编码系统时钟可达100 MHz,能满足对高速、实时应用的编码要求。     

基于CUDA的H.264视频编码实现

H.264视频编码压缩比率高,但计算复杂度高,编码效率低。该文通过分析H.264编码器中各模块的编码性能,提出了基于CUDA编程模型的H.264视频编码并行框架实现方法,对H.264视频编码的各个关键模块进行CUDA实现,有效的提高了编码的速度。     

基于NiosII的低码率实时H.264视频编码器

根据低码率实时应用领域的特点,设计了一种H.264视频编码系统.采用FPGA的NiosII CPU架构,自定义硬件模块实现H.264实时压缩编码.实验验证表明,H.264编码器对CIF大小的图像实现了实时编码,能满足对低码率实时应用的编码要求.     

基于ADSP-BF561的H.264熵编码实现及优化

熵编码是影响H.264编码器效率的关键模块之一.本文基于ADSP-BF561硬件平台,深入研究了基于上下文的自适应变长编码(CAVLC),并在此基础上根据DSP的硬件结构和指令,对模块各个部分进行针对性的优化.实验证明,经过优化后的熵编码模块大幅度地提高了运算效率,满足实时性的要求.     

CAVLC编码算法及高速熵编码器的FPGA实现

H.264视频编码标准在基本档次和扩展档次采用基于上下文的自适应可变长编码(CAVLC)熵编码方法,但标准并未明确规定CAVLC的具体编码方法。从CAVLC的解码原理出发,详细分析H.264视频编码标准中的CAVLC编码算法,提出一种应用于H.264/AVC标准的高速CAVLC编码器方案,设计中综合采用了多时钟域处理技术与并行处理技术,提高了系统的处理性能;通过算术运算替换部分静态码表,降低系统对存储资源的消耗。给出了各个功能模块的详细设计原理与FPGA硬件实现方法。FPGA实验验证表明,该方案编码系统时钟可达107.97MHz,编码时延小于36个时钟周期,能满足对高清、实时应用的编码要求。     

超线程技术以及H.264编码器中的并行运算分析

根据H,264这一新的视频压缩标准的特点，利用Intel的超线程技术以及OpenMp，可以使软件编码器进行线程级的并行运算，从而大大提高编码速度。该文对超线程技术、OpenMp以及编码过程中不同级别的并行运算进行了分析。证明了利用OpenMP对H.264编码器进行并行处理优化，再加上具有超线程技术的处理器的支持，必将会大大提高编码器的性能。     

比特平面并行的EBCOT编码及其VLSI结构

该文提出了比特平面并行处理的EBCOT编码算法 .通过分析JPEG2 0 0 0中EBCOT编码结构 ,指出每一个比特平面的编码信息可以同时获得 ,从而给出了比特平面并行处理的块编码方法 ,并且详细说明了实现的VLSI结构 .与现有的结构相比 ,该结构具有并行度高、避免编码位置的时钟浪费等特点 .从实验结果表明 ,比特平面并行处理方式所需的时钟周期最少 ,FPGA原型系统最高时钟频率可达 5 2MHz,图像质量达到了公布的JPEG2 0 0 0标准 .     

高性能的EBCOT编码及其VLSI结构

提出了比特平面与编码过程全并行处理的EBCOT(embedded block coding with optimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特平面与编码过程全并行处理的块编码方法,并且详细说明了实现的VLSI结构.理论分析以及具体实验结果表明,比特平面与编码过程全并行处理所需的时钟周期最少,FPGA原型系统最高时钟频率可达65MHz,对于512×512的灰度图像,处理速度可达30fps,完全可以实时处理,图像质量达到了公布的JPEG2000标准.     

基于Niosll的低码率实时H．264视频编码器

根据低码率实时应用领域的特点,设计了一种H．264视频编码系统。采用FPGA的NiosII CPU架构,自定义硬件模块实现H．264实时压缩编码。实验验证表明,H．264编码器对CIF大小的图像实现了实时编码,能满足对低码率实时应用的编码要求。     

Fast Motion Estimation on Graphics Hardware for H.264 Video Encoding

The video coding standard H.264 supports video compression with a higher coding efficiency than previous standards. However, this comes at the expense of an increased encoding complexity, in particular for motion estimation which becomes a very time consuming task even for today's central processing units (CPU). On the other hand, modern graphics hardware includes a powerful graphics processing unit (GPU) whose computing power remains idle most of the time. In this paper, we present a GPU based approach to motion estimation for the purpose of H.264 video encoding. A small diamond search is adapted to the programming model of modern GPUs to exploit their available parallel computing power and memory bandwidth. Experimental results demonstrate a significant reduction of computation time and a competitive encoding quality compared to a CPU UMHexagonS implementation while enabling the CPU to process other encoding tasks in parallel.     

基于片上多核的H.264编码的并行加速性研究

针对便携设备上不断增强的视频处理要求和H.264编解码算法相对较高的计算复杂度之间的矛盾,提出了基于片上多核结构的H.264并行化方案,以达到实时编码的效果。该方案以FPGA为验证平台,通过硬件结构与软件算法协同优化的方式,在单总线双核结构的MPSoC上实现了基于片的H.264并行编码。实验结果表明,在嵌入式环境下利用多核技术实现H.264并行编码可以取得良好的加速效果。     

高清H.264变换编码的流式实现

H.264作为新一代视频编码标准,具有很好的性能,但计算复杂度比较高。Storm处理器是一款面向媒体应用和信号处理的高效能流处理器,在媒体处理方面具有很好的应用前景。针对H.264对计算性能的要求,本文给出了高清H.264(1080P)变换编码在Storm-SP16 G160流处理器上的流式实现。本文根据不同算法的数据流特征,结合具体的流化过程详细介绍了并行粒度选择以及数据流组织、规范化处理等流化技术。实验结果表明:编码的流式实现具有很好的性能,按照此编码效率加速整个程序可满足实时要求。提供了一种不同于硬件加速的程序加速方法,对其他媒体应用在流处理器上的映射具有很大的借鉴意义。     

一种基于帧间和帧内宏块级的X264并行编码算法

结合H.264编码标准对X264编码器进行了分析与研究,目的在于提高编码速度,增强X264的实时性。在重点分析了宏块间数据依赖关系的情况下,针对帧间宏块级多线程并行编码的特点,本文提出了一种基于帧间和帧内宏块级的多线程并行编码算法。该算法在原有的帧间宏块级多线程并行编码的基础上,遵循宏块之间的空间相关性,为I帧内每行宏块创建单独的线程,实现了帧间和帧内宏块级并行编码,达到了多粒度并行的效果。实验结果表明,该算法在视频序列能够有效地编码和保持峰值信噪比变化不大的情况下,提高了编码的加速比,从而加强了视频编码的实时性。     

H．264运动估计中块模式选择的并行设计

为了方便H.264/AVC在低码率高时性应用系统中的实现,须对其编码算法进行优化.本文首先对H.264/AVC编码器进行了深入的分析,然后在此基础上提出了块模式选择的并行设计方案,并对此方案进行了并行设计与实现.最后对此设计方案在多核服务器上进行了试验.试验结果表明:并行后的三步搜索算法在不影响H.264编码质量的前提下,其编码速度平均提高了2.73倍以上.     

基于异构多核处理器的H.264并行编码算法

H.264视频编码标准计算复杂度较高,难以完成高清视频的实时编码。为此,提出异构多核DM6467平台的H.264并行编码算法。综合DM6467内部各个硬件加速引擎的依赖关系和存储器特点,设计宏块级并行编码算法,通过分析多slice模式流水线的特点,以及数字信号处理器和ARM双核任务分配,提出合并流水线、核间负载均衡的优化方案。实验结果表明,优化后的编码器效率提高18%,能实现在DM6467平台上1080P的实时编码。     

H.264编码器的SSE2指令级优化

H.264视频编码标准采用了很多新技术,具有更优越的编码效率,同时也增加了计算复杂度,无法满足实时应用。由于单指令多数据扩展指令集2（SSE2）的并行运算能力可以提高计算机对多媒体数据的实时处理。文中主要采用了SSE2对H.264中的一些耗时较多的关键模块,例如整数像素运动估计中计算SAD、整数DCT变换、量化、Hadamard变换以及亚像素运动估计中计算SATD进行了指令级优化。实验结果表明,经过优化后,在保持视频图像质量的前提下,相应模块运行速度得到了提高,使H.264编码器整体的编码速度较好地满足实时要求。