适于空间TDICCD相机图像压缩的JPEG2000比特平面编码器

针对目前JPEG2000中最优截断嵌入式块编码器硬件实现效率低且占用大量资源问题,本文提出一种适于空间TDICCD相机图像压缩的JPEG2000比特平面编码器（BPC）。本文提出的BPC结构思想是基于数据路径详细分析来获得上下文窗口的。另外,使用自主研发的地面检测设备对采用本文提出的BPC结构设计的JPEG2000图像压缩系统进行实验。实验结果表明,使用本文提出的BPC结构CCD图像压缩系统可以稳定可靠地工作,BPC具有较高的工作性能,工作频率达到75MHz。压缩系统与传统方法相比较,平均PSNR提高了0.91dB。非常适于空间TDICCD相机的应用。     

基于FPGA的JPEG2000位平面编码器研究及实现

在JPEG2000编码系统中,EBCOT tire-1的位平面编码器的复杂编码运算是整个系统的瓶颈,为了加快位平面编码器运算的速度,我们提出并行VLSI架构,用来处理编码器中的并行程序预估和程序编码。我们以VerilogHDL编写硬件代码,并以Altera QuartusⅡ进行模拟硬件仿真。     

JPEG2000中高速Tier1编码器的VLSI设计

提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。     

高分辨率CCD相机的研究

研究高分辨率CCD相机是为了用于航空侦察。本文简要地说明了双片CCD拼接电路的实现情况,在工作中所解决的一些问题,如行扫描频率的确定,如何保证双片CCD输出信号在时间上精确的衍接,信号处理,减轻噪声的办法,电平一致性,视频信号的处理,侧滚补偿等。基本上获得了如意的图象。     

适于航空面阵CCD相机的H.264编码帧内预测算法

为了提高H.264中帧内预测压缩编码效率,提出一种适于航空面阵CCD相机应用的H.264的新的帧内预测模式。其基本思想为:一个块中的每个像素预测值使用周围像素和权重采用一个N阶线性预测器计算得到,而权重值是由重构像素中与待编码像素的邻近块计算得到,可参考的邻近块使用l1范数评估。而权重值并不需要传输到解码器中而耗用大量时间。在H.264参考软件JM17.6上的实验结果表明,本文提出的帧内预测算法具有很好的率失真(RD)性能,与标准H.264帧内预测算法比较,对于图像而言,PSNR增加了0.57~0.17dB,比特率减少了9.71~3.94%;对于CIF格式视频序列,PSNR增加了0.05~0.14dB,比特率减少了1.23~1.52%;对于720p50格式视频序列,PSNR增加了0.01~0.05dB,比特率减少了0.25~0.47%。因此,本文算法非常适于航空面阵CCD相机的应用。     

应用于嵌入式系统的JPEG2000编码器的设计

新一代静止图像压缩标准IPEG2000除了具有比以前标准IPEG更好的压缩效率，还具有图像质量和分辨率的可伸缩性、在一个编码器上实现有损和无损压缩、位元率一失真最佳化以及对感兴趣的区域编码等许多丰富的新特征，因此可以广泛应用于因特网、医疗、遥感、无线应用和数码相机等。由于功能丰富，其编码技术相对于以前的标准复杂得多，为了能够实时应用，一些计算量大的模块(如熵编码)需要硬件加速，本文提出了一种软硬件协同实现的JPEG2000编码方案，可以应用于数码相机、无线移动设备等领域。     

JPEG2000中算术编码器的FPGA实现

研究了 JPEG2 0 0 0标准中算术编码器的硬件实现问题 ,提出了一种适合 VLSI实现的结构 ,并在 FPGA上对其进行了仿真验证。该设计使用 Verilog语言在 RTL级描述 ;并以 AlteraFLEX1 0 K1 0 0 - 3为基础 ,在 Maxplus II下完成综合及后仿真。综合得到的器件面积利用率 1 6 % ,最高工作时钟 3 1 .4MHz。分析表明 ,这种结构能够满足 JPEG2 0 0 0系统对 5 1 2× 5 1 2的灰度图像数据进行实时处理的要求     

多上下文MQ编码器优化与VLSI实现

 MQ(Multiple Quantization)编码器由于效率低下已经成为JPEG2000的性能瓶颈.本文对MQ编码算法中的上下文关系进行了提取,对索引表中的启动态和非暂态进行了分离,并提出一种用于预测索引值的方法.同时,对重归一化运算中出现的大概率事件和小概率事件进行分离,使其可并行对2个上下文完成编码.依据该算法,本文提出了一种多上下文并行处理的MQ编码器VLSI结构.实验结果表明,本文提出的MQ编码器能够工作在286.80MHz,吞吐量为573.60 Msymbols/sec,相比Dyer提出的Brute Force with Modified Byteout结构,本文的吞吐量提升约35%,且面积减小78%.     

基于FPGA的全帧型面阵CCD航空相机像移补偿

通过对全帧型面阵CCD像移补偿时序的分析,利用FPGA作为像移补偿时序发生器,设计了其驱动系统。以全帧型面阵CCD芯片FTF4052M为例,给出了利用FPGA作为像移补偿时序发生器的设计方法,并完成了像移补偿时序电路的软件仿真及其硬件电路测试,在实际CCD成像中验证了像移补偿效果。实验证明该方法能够实现全帧型CCD相机的像移补偿。     

利用CCD摄像头测量航空相机的焦面信息

提出了一种测量航空大孔径相机焦面信息的系统,论述了系统的测试原理和组成。系统采用长焦距准直物镜和CCD摄像头接收图像,利用动态扫描、灰度质心法和计算机处理技术,有效地确定最佳图像的位置和尺寸,从而能够实现航空相机镜头焦距的精确测量(误差为0．1％)和实际成像面位置是否正确的精确判断(精确度为100％)。     

一种基于流水线的MQ编码器FPGA设计

提出了一种应用于JPEG2000标准的4级流水线MQ编码器设计方案.采用状态超前更新,前导0位超前检测和字节输出缓冲策略,解决了在上下文(CX)状态表更新、归一化及字节输出过程中的反馈和循环等问题,提高了编码效率.同时,对关键路径处算法进行优化,提高了系统工作的时钟频率.该设计使用VHDL语言在RTL级描述,并在FPGA上对其进行了仿真验证.实验表明,在Altera的StratixⅡ EP2S601020C4上,编码器的工作效率可以达到1CxD/cycle,最高工作时钟频率可达99.66 MHz.     

基于DCT域最低位平面量子位的隐写分析

针对Jsteg、MB、OutGuess三种JPEG图像隐写算法,提出了一种基于DCT域最低位平面量子位的隐写分析算法。该算法通过分析JPEG图像隐写前后子块DCT域最低位平面量子位叠加系数的变化,提取该量子位16个叠加系数作为特征向量,之后用LSSVM分类器对待测图像进行分类,最终达到检测载密图像的目的。实验表明,该算法能有效地对JPEG图像进行隐写分析,同时对低嵌入比例下的栽密图像也能达到较高的检测率。     

基于图像直方图统计的CCD相机自动调光算法

在一些特殊应用场合,CCD相机成像时具有场景不可重复、应用环境多样性等特点,使得自动调光成为一个研究难点。针对该问题提出了一种基于图像直方图统计的自动调光算法。该算法首先分析一帧图像的亮度分布,并计算出下一帧图像的最佳均值。然后根据该均值调整下一帧图像的曝光量,使其合理曝光。实验表明,利用此方法可以获得整体亮度合适的图像,同时此方法具备较好的场景适应能力,满足场景时刻变化时CCD相机自动调光的需求。     

弹道相机面阵CCD焦平面的光学拼接

随着科学技术的发展,弹道相机也向着高分辨率、大视场方向发展.由于现有CCD不能满足大视场的要求,因此需要多个CCD进行拼接.本文研究了面阵CCD光学拼接技术,阐述了弹道相机光学拼接的原理和焦平面结构,对拼接误差进行了分析,并针对弹道相机采用两片1 K×2 K面阵CCD进行了拼接实验.实验结果表明,该方法的搭接误差＜2μ...     

星载多光谱CCD相机电子电路研制

研制的多光谱CCD相机采用线阵CCD推扫方式成像，具有5个成像谱段，每个谱段的敏感器阵列由3片CCD拼接而成，给出了相机电子电路部分的总体设计方案。采用各片CCD信号串行读出的方法形成两路视频信号，简化了星上数据处理电路。设计了直流差分耦合电路，使信号直流漂移降到20mV以下，采用无源滤波器抑制信号噪声，在保证奈奎斯特频率衰减小于0.5dB的前提下，使信号随机噪声降到了2mV以下。     

基于JPEG2000的实时红外图像压缩系统设计

文章给出了一个基于JPEG2000算法的实时红外图像压缩系统的设计电路,这个设计 方案兼顾了图像压缩率和抗误码能力,适合在无线信道传输。该电路使用了专用的硬件压缩芯片ADV202和高速数字信号处理器TMS320C6416,解决了直接采用FPGA +DSP设计复杂、开发周期长的缺点。实验表明本文的设计方案工作正常,图像压缩的效果令人满意。     

基于THJ2K的JPEG2000图像压缩系统

介绍了由清华大学研发的JPEG2000编码芯片THJ2K的功能和工作原理,在正常工作频率下(100 MHz),该芯片每秒可完成20帧分辨率为512×512×8 bit图像的压缩,而基于THJ2K设计的JPEG2000图像压缩系统,每秒可完成11.75帧分辨率为1 024×1 024×8 bit图像的压缩.