提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上，提出了提高SOI器件和电路性能的技术途径. 体接触是防止浮体效应的最好方法；正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要；SOI器件栅电极的选取严重影响器件的性能； 源区的浅结有助于减小寄生npn双极晶体管的电流增益；而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用. 研究发现，采用综合加固技术的nMOS器件，抗总剂量的水平可达1E6rad(Si).     

提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上,提出了提高SOI器件和电路性能的技术途径.体接触是防止浮体效应的最好方法;正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要;SOI器件栅电极的选取严重影响器件的性能;源区的浅结有助于减小寄生npn双极晶体管的电流增益;而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用.研究发现,采用综合加固技术的nMOS器件,抗总剂量的水平可达1×106rad(Si).     

辐照对SOI NMOS寄生双极晶体管的影响。

在埋氧化层厚度不同的SIMOX衬底上制备了H型栅结构器件。经过总剂量辐照后,器件的正栅亚阈值特性无明显变化,背栅亚阈值特性发生平移,但均未发生漏电,说明其抗辐照性能超过1E6rad(Si)。辐照后器件的寄生双极晶体管增益有所增大,并且与背栅阈值电压的变化趋势相似,可能是由于埋氧化层中的正电荷积累使体区电位升高,提高了发射极的发射效率。     

SOI MOSFET寄生双极晶体管效应的研究

研究了硅膜掺杂浓度,厚度和硅化物厚度等工艺条件对SOIMOSFET寄生双极晶体管增益的影响。提高体区掺杂浓度、增加硅膜和硅化物厚度能够减小增益。原因是：①基区杂质浓度增加,减弱了发射极向基区注人多子,增强了基区向发射区的少子注入;②增加硅化物厚度会增加其横向扩展,减小发射极的注入效率。     

抗辐射高压SOI NMOS器件的背栅效应研究

通过对高压SOI NMOS器件进行总剂量辐照试验发现,辐照后器件埋氧化层中引入了大量的氧化层陷阱电荷,使得器件背栅发生反型,在较高漏极工作电压下,漏极耗尽区与反型界面相连,使得源漏发生穿通,导致器件漏电。通过原理分析提出了增加顶层硅膜厚度的优化措施,证明在顶层硅膜较薄的情况下,SOI NMOS器件容易发生总剂量辐照后背栅漏电,厚顶层硅器件特性受背栅辐照效应的影响则显著降低直至消失。     

双极器件和电路的不同剂量率的辐射效应研究

对不同类型和型号的国产及进口双极晶体管和运算放大器的不同剂量率的辐照效应及退火特性进行了研究。结果表明:在辐照的剂量率范围内,无论是国产还是进口的双极晶体管,都有明显的低剂量率辐照损伤增强现象,且NPN管比PNP管明显。双极运算放大器的研究结果显示:不同电路间的辐照响应差异很大,对有些电路而言,剂量率越低,损伤越大。有些电路虽有不同剂量率的辐照损伤差异,但这种差异可通过室温退火得到消除,因而只是时间相关的效应。文中对引起双极器件辐照损伤差异的机理进行了探讨。     

H2和H2O对双极器件抗辐射性能的影响规律和机制

为了深入研究H₂和H₂O进入氧化层后对双极器件辐射效应的影响机制,以栅控双极晶体管为研究载体,分别开展了不同浓度H₂浸泡中的辐照试验和温湿度试验后的总剂量辐照试验。试验结果表明,随着氢气浸泡浓度的增加,器件的抗辐射能力逐渐降低;而温湿度试验后,由于水汽的进入,器件在随后的辐照试验过程中辐射损伤呈增大趋势。在此基础上,利用栅控栅扫描法进行氧化层辐射感生缺陷的定量分离,发现H₂和H₂O进入器件氧化层后,均会造成辐射感生界面陷阱电荷Nit的增加,并在一定程度上降低辐射感生氧化物陷阱电荷Not的量,结合理论分析进一步给出了H₂和H₂O造成器件损伤增强的潜在机制。研究成果对于辐射环境用电子系统的抗辐射性能评价和应用具有参考意义。     

总剂量辐射对硅双极和MOS器件性能的影响

对比研究了总剂量辐射对硅微波功率双极器件、LDMOS器件、VDMOS器件以及常规功率VDMOS和抗辐射加固功率VDMOS器件电性能的影响,并分析了辐射后器件性能变化的原因,为抗辐射加固方法的改进和优化提供了基础。     

新型NBL改善LDMOS器件的ESD性能

介绍了几种常见的N型埋藏层(NBL)静电放电(ESD)器件,阐述了NBL对ESD的影响,提出了新结构的NBL器件(Under-source NBL).比较Under-source NBL器件和其它常用器件的优缺点,对比了它和传统器件的ESD测试数据;结果表明,Under-source NBL器件在横向扩散MOS(LDMOS)ESD保护电路中有着非常好的效果,可以在功能相当的情况下.大大节省器件的面积.     

部分耗尽型注氟SIMOX器件的电离辐射效应

研究了采用向SIMOX圆片埋氧层中注入F离子的方法来改善SIMOX的抗总剂量辐射能力，通过比较未注F样品和注F样品的辐照前后SIMOX器件Ids-Vgs特性和阈值电压，发现F具有抑制辐射感生PMOSFET和NMOSFET阈值电压漂移的能力，并且可以减小NMOSFET中由辐照所产生的漏电流。说明在SOI材料中前后Si/Si02界面处的F可以减少空穴陷阱浓度，有助于提高SIMOX的抗总剂量辐射能力。     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

多晶硅双栅全耗尽SOI CMOS器件与电路

对多晶硅双栅全耗尽SO I CM O S工艺进行了研究,开发出了1.2μm多晶硅双栅全耗尽SO I CM O S器件及电路工艺,获得了性能良好的器件和电路。NM O S和PM O S的阈值电压绝对值比较接近,且关态漏电流很小,NM O S和PM O S的驱动电流分别为275μA/μm和135μA/μm,NM O S和PM O S的峰值跨导分别为136.85 m S/mm和81.7 m S/mm。在工作电压为3 V时,1.2μm栅长的101级环振的单级延迟仅为66 ps。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

用于卫星通信的异质结晶体管(HBT)器件和电路的功能特性

研究了HBT的性能,并强调它有可能应用在卫星功率放大器中。在回顾对卫星功率放大器的各项要求之后,对HBT在功率输出性能、所能达到的功率附加效率、线性特性、可靠性考虑以及电路等方面的适用性进行了更深入的讨论。同时还对用作功率放大器的HBT模型和模拟工具以及目前所能达到的研究结果做了论述。通过对现有的HBT和不同类型的FET器件及电路的比较,证明了HBT在卫星功率放大器中是一种有前途的器件。如果可靠性问题可以解决,并能进一步研究获得较高输出功率的大尺寸器件,HBT在微波功率放大中将成为一种受欢迎的器件。     

Elevated Source/Drain Engineering by Novel Technology for Fully Depleted SOI CMOS Devices and Circuits

0.35μm thin-film fully-depleted SOI CMOS devices with elevated source/drain structure are fabricated by a novel technology.Key process technologies are demonstrated.The devices have quasi-ideal subthreshold properties;the subthreshold slope of nMOSFETs is 65mV/decade,while that of pMOSFETs is 69mV/decade.The saturation current of 1.2μm nMOSFETs is increased by 32% with elevated source/drain structure,and that of 1.2μm pMOSFETs is increased by 24%.The per stage propagation delay of 101-stage fully-depleted SOI CMOS ring oscillator is 75ps with 3V supply voltage.     

采用新的抬高源漏工艺技术制作的全耗尽SOI CMOS器件和电路

采用新的工艺技术,成功研制了具有抬高源漏结构的薄膜全耗尽SOI CMOS器件.详细阐述了其中的关键工艺技术.器件具有接近理想的亚阈值特性,nMOSFETs和pMOSFETs的亚阈值斜率分别为65和69mV/dec.采用抬高源漏结构的1.2μm nMOSFETs的饱和电流提高了32%,pMOSFETs的饱和电流提高了24%.在3V工作电压下101级环形振荡器电路的单级门延迟为75ps.