IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

基于FPGA的规则(3,6)LDPC码译码器

基于软判决译码规则,采用完全并行的解码结构,使用Verilog硬件描述语言,在Xilinx公司的FPGA(Virtex-2 xcv 1000)上实现了码率为1/2、帧长为20bit的规则(3,)LDPC码的译码器,最大传输速率可达20Mbps。对LDPC码的实际应用具有重要的推动作用。     

LDPC在QPSK调制下的最小和整数译码

低密度奇偶校验码(LDPC码)具有逼近香农限的优良性质。基于此,对LDPC码在QPSK调制下的最小和译码算法进行研究,提出一种基于整数运算的最小和译码算法,算法中所有变量都用固定长度的整数表示,便于硬件实现。仿真实验证明,该算法的性能与基于高精度浮点数的和积译码算法接近。     

高性能准循环低密度奇偶校验码在导航信号中的应用

全球定位系统(GPS)在其现代化计划中选择低密度奇偶校验(LDPC)码作为其将来的L1C电文的信道编码方案,能够获得优异的译码性能,但复杂度也相对提高,所采用随机LDPC码的编码器和解码器的硬件实现较为困难。在802.16e协议中提出的LDPC码的基础上,提出一种增强型的准循环低密度奇偶校验(QC-LDPC) 码,其校验矩阵同时具有准循环结构和近似下三角结构,且最小圈长为8,克服了随机LDPC码的缺点。仿真结果表明,所构造的QC-LDPC码性能优于802.16e协议中的LDPC码和GPS L1C电文中采用的LDPC码,对我国“COMPASS”导航系统的信道编码方案具有参考价值。     

基于置信传播的LDPC码译码算法

对基于置信传播的LDPC（低密度奇偶校验）码译码算法（SPA算法）。进行了分析和研究,在此基础上提出了一种方便寻址的串行结构译码方法,对其作案了性能仿真和实现复杂度分析。分析结果表明,这种LDPC译码结构简化了寻址过程,节省了资源,具有一定的普遍适用性。     

PEG GLDPC码设计与性能分析

针对深空通信中高信道编码增益的需求,设计了一种新颖的基于按边增长(Progressive edge-growth,PEG)算法的广义低密度奇偶校验(Generalized LDPC,GLDPC)码.基于稀疏矩阵的二分图,首先改进了PEG算法用以构造规则LDPC,然后用BCH码作子码替换LDPC中的单奇偶校验码来构造PEG-GLDPC,最后重点研究了PEG-GLDPC的译码算法,提出一种联合BCH比特栅格译码与置信传播(Belief propagation,BP)算法的迭代译码机制.AWGN信道下的仿真结果表明,PEG-GLDPC译码性能优于LDPC以及传统GLDPC,适用于深空通信等低信噪比通信系统.     

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构，这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到，这样，应用FPGA实现译码器的同时，能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特，码率为4／5，采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码，译码电路，并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试，表现出好的纠错性能。     

数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在Stratix II FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100 Mb/s以上。