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ASIC的可测性设计 总被引:1,自引:0,他引:1
王珩 《计算机与数字工程》1996,24(5):16-20
随着VLSI的发展,可测性将成为芯片设计的主要依据。本文论述了ASIC可测性设计的三种方法,并对三种方法作出了比较,最后给出了一个实用的可测性设计环境下TEN。 相似文献
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VITAL——设计ASIC模型的VHDL基准 总被引:1,自引:0,他引:1
边计年 《计算机辅助设计与图形学学报》1998,10(2):161-166
VITAL是IEEE新近制定的一个用VHDL建立ASIC模型库的基准,它为ASIC库的建立,电路设计的描述提供了便利的,格式相对固定的描述方法,并为提高模拟性能提供了依据和基础,本文介绍VITAL的基本内容,并介绍用VITAL描述电路模型的方法。 相似文献
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可编程ASIC技术——现代电子系统设计的新潮流 总被引:1,自引:0,他引:1
介绍了可编程ASIC的现状与发展,论述了可编程ASIC的选择和开发步骤。在可编程ASIC的开发中,层次结构化设计的广泛采用。最后对TOP-DOWN和BOTTOM-UP设计方法作简要介绍。 相似文献
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本文首先阐述了ASIC的概念及其分类。然后着重介绍了ASIC设计中有关门阵列的设计和开发过程以及所使用的CAD工具。接着介绍了国外两家ASIC器件制造公司有关门阵列的典型开发过程,最后讨论了ASIC技术的未来发展。 相似文献
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本文提出了一种简洁有效的,针对ASIC中记忆部件的易测试性设计技术,可消除部分不可测故障,提高故障覆盖率。 相似文献
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参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数.ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10%以内. 相似文献
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降低时延测试功耗的有效方法 总被引:4,自引:2,他引:4
研究时延测试(应用)中的功耗问题,提出一种降低时延测试功耗的测试向量排序方法,该方法利用时延测试向量对之间的海明距离为测试向量对排序,实验研究表明,在不同降低时延故障覆盖率的前提下,测试功耗平均降低90%。 相似文献
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通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的.在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94.5%,平均功耗降低93.8%,而面积开销可以忽略不计. 相似文献
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论ASIC与FPGA之争 总被引:9,自引:3,他引:6
论述现场可编程门阵列(FPGA)产品的发展情况和对于专用集成电路(ASIC)的影响。介绍了目前国际上对FPGA和ASIC的竞争问题的讨论,同时对ASIC和FPGA进行了简单的比较,并对FPGA的新的应用领域作了介绍。最后提出发展我国FPGA产业的建议。 相似文献
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本文提出了一个AES加密算法的高速低功耗ASIC设计方案,使用Synopsys设计流程和VeriSilicon0.18μmCMOS工艺,实现了最高工作频率410MHz,数据吞吐率5.23Gbps,功耗为58mW。采用改进算法(T盒算法),将轮变换操作中的不同步骤合并为一组表的查询,有效降低了关键时序路径的传输延迟,并通过动态功耗管理和门控时钟等低功耗设计方法有效地降低了功耗。 相似文献
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ECC专用密码芯片的功耗分析研究 总被引:1,自引:0,他引:1
文章在分析一款ECC专用密码芯片内部实现算法的基础上,采用简单功耗分析(SimplePowerAnalysis,SPA)手段对该芯片进行了功耗攻击和抗攻击研究。结果表明,内部结构复杂于智能卡的ASIC密码芯片也很容易受到简单功耗分析的攻击。针对该ECC专用芯片,只需要采集一条功耗曲线即可以恢复出该密码芯片中长度大于192-bit的密钥。最后,针对该芯片的内部算法,给出了抗简单功耗分析的措施和仿真结果。 相似文献
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高性能低功耗涡街流量积算仪的实现 总被引:1,自引:0,他引:1
介绍了基于新型纳瓦产品PICmicro单片机PIC16F88的低功耗流量积算仪的基本原理,硬、软件设计及其实现方法.通过测试应用表明,该仪表具有工作性能稳定可靠、测量精度高、功耗低和反应速度快等特点. 相似文献
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专用集成电路 (ASIC)的测试需要设计一个专用测试集 ,测试过程复杂且成本高。而采用边界扫描测试技术设计ASIC ,其测试过程简便快捷 ,不需要复杂和昂贵的测试设备 ,可降低成本 ,提高产品质量。 相似文献