基于FPGA的Golay码编译码器

短波信道中存在突发随机错误，为提高短波通信的可靠性，设计了一种基于FPGA的Golay码编译码器，用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成；译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源，编译码器采用了流水线方式与并行方式，并提高了系统时钟频率。该设计既有专用ASIC电路的快速性，又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

基于FPGA的IRIG-B码解码器设计

针对FPGA的结构与性能特点,深入分析了以往使用单片机或复杂的可编程逻辑器件(complicated programmable logic device,CPLD)实现IRIG-B码(DC码)解码的优缺点;提出了一种基于现场可编程门阵列(field programmablegate array,FPGA)来实现对B码(DC码)的解码及周期信号输出的新方法;该方法基于一片FPGA芯片,与以往的各种方法相比,具有灵活性、开放性、简单实用、体积小、功耗低的优点,同时提高了同步精度,具有较强的抗干扰性。     

FPGA在HDTV测试系统中的应用

高清晰度电视信道编解码功能样机中包含许多功能模块。本文介绍了ＨＤＴＶ系统各模块的测试工作原理以及利用现场可编程门阵列实现ＨＤＴＶ信道编解码测试系统的方法。     

基于FPGA的高速RS编码器的设计与实现

本文主要研究RS时域编码器。首先分析了有限域下的RS码编码理论,并侧重于实现常系数并行乘法器。文中使用Verilog HDL语言的RS（255,239）编码器的设计方法,并搭建了验证平台,使用QuartusII验证功能和时序的正确性。最后,使用Modelsim仿真出结果,与Matlab仿真计算的结果一致。结果表明,编码器性能良好,与现有的设计相比,速度快和占用的硬件资源少。     

基于FPGA的G.703标准E1信号HDB3 码编码器的设计与应用

提出了一种用EP2C5T144C8现场可编程门阵列(FPGA)实现满足E1信号规范的HDB3码编码器的设计方法,并应用于数字通信系统。结果表明,在2 048kb/s时钟速率下实际运行,其性能指标完全能够满足CCITT建议G.703标准。     

一种改进的高速Reed-Solomon译码算法及其FPGA实现

对欧几里得译码算法做了进一步的改进．根据新算法在解关键方程模块中采用了新颖的迭代流水线结构以提高电路工怍速度、减小电路面积，设计了高速Reed—Solomon译码器．设计的流水线全并行有限域乘法器，有效解决了传统译码器的速度性能瓶颈．在新的译码器架构基础上，设计了译码器的门级电路，用Xilinx的VirtexⅡ XC2V1000进行了实现和仿真。获得了理想的成果．     

基于FPGA的Turbo码交织器的设计与实现

根据组合交织器的设计思想，提出一种新的组合交织方案，即隔行写入分组螺旋式对称交织方案，给出了利用现场可编程门阵列（FPGA）设计实现这种组合交织器的方法，在MAX＋PLUSⅡ软件开发环境下仿真的结果表明，设计的组合交织器具有误码率低、处理速度快、易于修改等优点，具有较高的实用性．     

流水线技术在FPGA设计中的实现

在数字系统设计中，提高系统的运行速度是设计的一个难点．本文根据流水线设计的基本思想，介绍了利用VHDL语言描述流水线模块的方法，并以4位整数乘法器的设计为例阐述流水线技术设计的过程．通过流水线设计的不同乘法器在MAXPLUSⅡ中编译、综合下载到FPGA中后，对其特性进行统计分析，证明了流水线技术在提高运算速度方面的明显作用．     

FPGA在多媒体终端中的应用

现场可编程门阵列（FPGA）包含有大量实现组合逻辑的资源，可以完成较大规模的组合逻辑电路设计，提高系统的集成化。首先简要介绍了可编程逻辑门阵列（FPGA）和电路设计的一般流程，并给出了FPGA在多媒体终端中应用的硬件设计两个例子。     

CDMA2000系统中Turbo码的FPGA实现

介绍了CDMA2000规范中Turbo码的结构和编解码方法,并提出了一种相应的编译码FPGA实现方案,仿真表明,该方案在性能损失很小的情况下降低了译码的复杂度和延时,达到了较好的性能,具有较高的实用价值。     

40Gbit/s 50 GHz间隔DWDM DPSK系统优化

针对差分相移键控(DPSK)信号频谱宽、传输性能受光通道带宽影响大的特点,通过VPItransmissionMaker (VPI)仿真对DPSK系统性能受光通道带宽的影响进行了分析和优化. 指出对于40 Gbit/s速率50 GHz通道间隔的密集波分复用(DWDM)网络,DPSK解调器马赫-曾德尔延迟干涉仪(MZDI)的延迟时间应小于1 bit周期,带宽越窄延迟时间应越小;建议通过监测传输性能参数反馈调节延迟时间,适应光信号途经光分插复用设备级数的变化,使传输性能达到最佳.     

猝发式直扩系统伪码同步技术的FPGA实现

针对短时猝发式直扩系统中大频偏情况下伪码捕获和跟踪问题,该文提出了一种基于扫频、数字匹配滤波器和数字延迟锁定跟踪环的伪码同步方案,并基于FPGA平台进行硬件实现.试验结果表明该方案可以满足系统设计要求.     

FPGA的汉明码数据传输系统的设计

为提高数据传输系统的通信准确度,提出了一种基于FPGA的并行、串行数据相互转换的汉明码数据传输系统.系统的数据发送部分对并行的原始数据进行汉明编码,PDU格式生成,以及数据并串转换的处理.通过一对I/O端口发送和接受串行数据.数据接收部分将接收到的串行数据转换成并行数据;确认得到一组完整的PDU格式数据后,如果有必要,对其进行汉明解码纠错,得到正确的原始数据.利用了Simulink分别对未采用汉明码和采用汉明码的系统进行通信仿真.仿真结果表明:采用汉明码可以降低系统9%的错误比例.     

FPGA原型验证平台信令协议仿真测试系统设计

通过定义一套基于PC串口的数据链路协议来实现在PC端对FPGA原型验证系统的通信及信令协议的仿真测试,详细说明了自定义的用户通信协议和串口通信方式;实现了FPGA原型验证平台上信令协议的测试系统;提出了信令系统的具体测试实例和结果分析。该通信协议和测试系统在实际工作中取得了令人满意的效果。     

40Gbit/s 50GHz间隔DWDM DPSK系统MZDI延迟时间的优化

针对差分相移键控(DPSK)信号频谱宽、传输性能受光通道带宽影响大的特点,通过VPItransmissionMaker (VPI)仿真对DPSK系统性能受光通道带宽的影响进行了分析和优化。指出对于40 Gbit/s速率50 GHz通道间隔的密集波分复用（DWDM）网络,DPSK解调器马赫-曾德尔延迟干涉仪(MZDI)的延迟时间应小于1个比特周期,带宽越窄延迟时间应越小;并且建议通过监测传输性能参数反馈调节延迟时间以适应光信号途经光分插复用设备级数的变化使传输性能达到最佳。     

基于DSP＆FPGA的DS／SS伪码快捕系统研究

为了探讨PN码的快速捕获问题,依据直接扩频系统中并/串结合的伪随机码快速捕获工作原理,对系统的检测概率和虚警概率作了分析,提出了一种基于DSP&FPGA的并/串结合的伪随机码快速捕获的数字化实现方案。该方案充分利用了FPGA器件的快速性和DSP芯片灵活性特点,与目前通信设备向数字化,智能化,软件化方向发展的趋势相一致,为快速捕获的数字化实现提出了新的思路。     

基于FPGA的GPS C/A码仿真器的设计与实现

利用FPGA设计并实现了GPSC/A码仿真器,它可以广泛的应用于GPS接收机中.详细说明了设计原理并对其中的关键部件码产生器IP核和码控制器IP核进行了分析,同时阐述整个应用程序的流程以及两个IP核的驱动程序的开发,最终仿真并验证了其结果,它可以产生任意GPS时间以及卫星号的C/A码.     

基于DSP和FPGA的开放式数控系统运动控制的设计与仿真

为验证提出的开放式数控系统结构模型,对开放数控系统的运动控制部分进行了设计和仿真.采用高速数字信号处理器(Digital Signal Processor,DSP)和现场可编程门阵列(Field Programmalble Gate Array,FPGA)搭建运动控制的硬件平台,完成对伺服电机和步进电机的四轴控制.通过对三相无刷直流电机和步进电机的四轴联动控制仿真分析,表明该运动控制系统能够实现对不同电机的四轴联动控制,且控制精度在1μm以内,四轴联动速度可达60m/min,达到了中高档数控系统的要求.