一种用于嵌入式闪存的低压灵敏放大器(英文)

提出了一种适合于低电压嵌入式闪存的灵敏放大器。该灵敏放大器采用了增强电流感应的方法,使得电源电压可以降到1.5V及其以下。灵敏放大器中采用的动态位线箝位电路可以提高位线预充速度并减小功耗。本电路在0.13μm的Flash工艺中实现。测试结果表明:提出的灵敏放大器在电源电压为1.5V时,访问时间是25ns;在电源电压为1.2V时,访问时间是32ns。     

一种低压高速灵敏放大器电路的设计

提出了一种适合于低电源电压嵌入式闪存系统的高速的灵敏放大器电路。讨论了应用在这个灵敏放大器电路中的自箝位预充技术及自定时锁存技术。提出的灵敏放大器电路在0.11μm的嵌入式闪存平台上实现。测试结果表明:本文提出的灵敏放大器电路在1V的电源电压下达到6.4ns的访问时间。     

一种低压高速灵敏放大器电路的设计北大核心CSCD

提出了一种适合于低电源电压嵌入式闪存系统的高速的灵敏放大器电路。讨论了应用在这个灵敏放大器电路中的自箝位预充技术及自定时锁存技术。提出的灵敏放大器电路在0.11μm的嵌入式闪存平台上实现。测试结果表明:本文提出的灵敏放大器电路在1V的电源电压下达到6.4ns的访问时间。     

一种高速灵敏放大器电路的设计

提出了一种适合于低电源电压嵌入式闪存系统的高速高抗干扰能力的灵敏放大器。讨论了应用在这个灵敏放大器中的多相位预充、自调节负载及新型的箝位技术。提出的灵敏放大器电路在0.13 μm的嵌入式闪存平台上实现。测试结果表明,提出的灵敏放大器达到6 ns的访问时间。     

一种低压高速灵敏放大器电路的设计

提出了一种适合于低电源电压嵌入式闪存系统的高速高抗干扰能力的灵敏放大器。讨论了应用在这个灵敏放大器中的多相位预充、自调节负载及新型的箝位技术。提出的灵敏放大器电路在0.18μm的嵌入式闪存平台上实现。测试结果表明:提出的灵敏放大器达到9ns的访问时间。     

基于90nm工艺的8M闪存存储器的设计

设计并实现了一款基于双位单元虚拟地架构的8 M嵌入式闪存存储器芯片,工作电压是单电源电压1.5V。由于虚拟地架构存储阵列存在侧边漏电流,为了减少灵敏放大器裕度损失,采用了读取电流保护技术。同时,采用了动态读取窗口跟踪参考电压产生电路来最大化灵敏放大器的裕度。采用华虹宏力标准90nm、4层多晶硅4层金属CMOS工艺。芯片尺寸是1.8mm2,读取速度可以达到40ns。     

一种高可靠电流灵敏放大器设计

提出了一种带反馈放大器的电流灵敏放大器 ,将用于放大的 NMOS管同时作为位线多路选择器( MU X) ,与一般的电流灵敏放大器相比 ,延迟时间更短 ,而且更适于低电源电压工作。同时分析了阈值电压失配对电流灵敏放大器的影响 ,结果表明 ,失配不仅可能增大灵敏放大器时延 ,甚至造成误放大 ;带反馈放大器的电流灵敏放大器能够有效地抑制阈值失配的影响 ,其性能和可靠性良好。     

一种应用于DSP嵌入式存储器的灵敏放大器设计

提出了一种新型灵敏放大器,电路由单位增益电流传输器、电荷转移放大器及锁存器三部分组成。基于0.18μm标准CMOS单元库的仿真结果表明,与现有几种灵敏放大器相比,新型灵敏放大器具有更低的延时和功耗,在1.8 V工作电压、500 MHz工作频率、80μA输入差动电流以及DSP嵌入式SRAM6T存储单元测试结构下,每个读周期的延迟为728 ps,功耗为10.5fJ。与电压灵敏放大器相比,延迟减少约41%,功耗降低约50%;与常规电荷转移灵敏放大器相比,延迟减少约22%,功耗降低约37%;与WTA电流灵敏放大器相比,延迟减少11%,功耗降低31.8%。     

TI MSP430FR231x系列FRAM MCU开发方案

超低功耗MSP430FR231x FRAM微控制器(MCU)系列包含几款器件,采用嵌入式非易失性FRAM和不同的外设集,面向各种感应和测量应用。该架构、FRAM和外设,结合大量低功耗模式,可以延长便携式和无线传感应用的电池寿命。FRAM是一种新型非易失性存储器,集SRAM的速度、灵活性与耐用度和闪存的稳定性和可靠性于一身,但总功耗更低。MSP430FR231x FRAM MCU是世界上首款具有可配置低泄露电流感应放大器的微控制器,     

基于电阻电流镜的低压灵敏放大器设计

提出一种适用于低压快闪存储器的电流模式的低压灵敏放大器.该灵敏放大器在基准电流产生电路中使用电阻电流镜代替传统的晶体管电流镜,使得基准电流产生电路的工作电压减少了一个阈值电压,从而降低灵敏放大器的工作电压.位线电压控制电路中运算放大器的使用减少了由于温度和工艺变化所引起的位线电压变化,进而提高读取操作的精度.采用中芯国际90nm工艺设计,提出的灵敏放大器在1.2V电源电压时的读取时间是14.7ns,相对于传统的结构,单个灵敏放大器的功耗被优化了13%.     

A low-voltage sense amplifier for high-performance embedded flash memory

This paper presents a sense amplifier scheme for low-voltage embedded flash(eFlash)memory applications.The topology of the sense amplifier is based on current mode comparison.Moreover,an offset-voltage elimination technique is employed to improve the sensing performance under a small memory cell current.The proposed sense amplifier is designed based on a GSMC 130 nm eFlash process,and the sense time is 0.43 ns at 1.5 V,corresponding to a46% improvement over the conventional technologies.     

一种高速自控预充电灵敏放大器的设计

提出了一种用于非挥发性存储器的新型电压灵敏放大器.该电路采用一种可以自动关断、电流可控的预充电路,可以有效消除由于存储容量变大带来的巨大位线寄生电容的影响,有效提高了灵敏放大器的读取速度.经验证,该结构具有较快的读取速度,在3.3 V工作电压下,电路读取时间为11 ns.     

A current-controlled latch sense amplifier and a staticpower-saving input buffer for low-power architecture

Two new power-saving schemes for high-performance VLSIs with a large-scale memory and many interface signals are described. One is a current-controlled latch sense amplifier that reduces the power dissipation by stopping sense current automatically. This sense amplifier reduces power without degrading access time compared with the conventional current-mirror sense amplifier. The other is a static power-saving input buffer (SPSIB) that reduces DC current in interface circuits receiving TTL high input level. The effectiveness of these new circuits is demonstrated with a 512-kb high-speed SRAM     

A 150 ns 16-Mb CMOS SRAM with interdigitated bit-line architecture

Circuit techniques for a reduced-voltage-amplitude data bus, fast access 16-Mb CMOS SRAM are described. An interdigitated bit-line architecture reduces data bus line length, thus minimizing bus capacitance. A hierarchical sense amplifier consists of 32 local sense amplifiers and a current sense amplifier. The current sense amplifier is used to reduce the data bus voltage amplitude and the sensing of the 16-b data bus signals in parallel. Access time of 15 ns and an active power of 165 mW were achieved in a 16-Mb CMOS SRAM. A split-word-line layout memory cell with double-gate pMOS thin-film transistors (TFTs) keeps the transistor width stable while providing high-stability memory cell characteristics. The double-gate pMOS TFT also increases cell-storage node capacitance and soft-error immunity     

A low-voltage sense amplifier with two-stage operational amplifier clamping for flash memory

A low-voltage sense amplifier with reference current generator utilizing two-stage operational amplifier clamp structure for flash memory is presented in this paper, capable of operating with minimum supply voltage at 1 V. A new reference current generation circuit composed of a reference cell and a two-stage operational amplifier clamping the drain pole of the reference cell is used to generate the reference current, which avoids the threshold limitation caused by current mirror transistor in the traditional sense amplifier. A novel reference voltage generation circuit using dummy bit-line structure without pull-down current is also adopted, which not only improves the sense window enhancing read precision but also saves power consumption. The sense amplifier was implemented in a flash realized in 90 nm flash technology. Experimental results show the access time is 14.7 ns with power supply of 1.2 V and slow corner at 125 ℃.     

A new low-voltage and high-speed sense amplifier for flash memory

A new low-voltage and high-speed sense amplifier is presented,based on a very simple direct current-mode comparison.It adopts low-voltage reference current extraction and a dynamic output method to realize its performance indicators such as low voltage,low power and high precision.The proposed amplifier can sense a 0.5μA current gap and work with a lowest voltage of 1V.In addition,the current power of a single amplifier is optimized by 15%.     

小容量相变存储器芯片版图设计与验证分析

设计了基于1T1R结构的16 kb相变存储器(PCRAM)芯片及其版图。芯片包括存储阵列、外围读写控制电路、纠错电路(ECC)、静电防护电路(ESD)。版图上对纳米存储单元(1R)与CMOS工艺的融合作了优化处理,给出了提高存储单元操作电流热效率的具体方法。1R位于顶层金属(TM)和二层金属(TM-1)之间,包含存储材料以及上下电极,需要在传统CMOS工艺基础上添加掩膜版。读出放大器采用全对称的差分拓扑结构,大大提升了抗干扰能力、灵敏精度以及读出速度。针对模块布局、电源分配、二级效应等问题,给出了版图解决方案。采用中芯国际130 nm CMOS工艺流片,测试结果显示芯片成品率(bit yield)可达99.7%。     

适用于无源射频标签的低功耗单栅非挥发性存储器

针对低成本、低功耗无源射频电子标签,采用SMIC 0.18μm标准CMOS工艺设计实现了单栅、576bit的非挥发性存储器.存储器单元基于双向Fowler-Nordheim隧穿效应原理并采用普通的pMOS晶体管实现;编程/擦写时间为10ms/16bit.芯片实现块编程和擦写功能,通过提出一种新型的敏感放大器而实现了读功耗的优化.在电源电压为1.2V,数据率为640kHz时,读操作平均消耗电流约为0.8μA.