一种基于访问计数的SPM管理策略

传统便签存储器(SPM)管理方法依赖于编译器提供支持,不利于应用程序的移植和跨平台部署,且难以反映程序动态运行特征。为此,提出一种基于访问计数的SPM动态管理策略方法,通过在程序运行时对访存地址进行访问计数,预测程序核心工作集并指导SPM动态分配。实验结果表明,与单纯Cache系统相比,该方法在保持程序执行性能稳定的基础上,能耗降低了约32.5%。     

动态可配置片上数据存储单元设计

作为嵌入式处理器的关键部件,片上Cache的功耗能占到整个处理器功耗的50%以上;一个设计良好的片上数据存储单元能有效降低处理器功耗,并且提高整个系统的性能;便签式存储器(Scratchpad memory,SPM)具有占用片上面积少、功耗低和访问时延确定等优点,因此成为嵌入式系统领域的研究热点;以SPM为基础,介绍了一种动态可配置片上数据存储单元的设计方法,并提出SPM操作函数,方便应用程序开发;实验结果表明,该片上数据存储单元能耗降低超过35%,测试程序运行时间平均减少了20.3%。     

用于优化WCET值的片上存储器分配方法

SPM(Scratchpad Memory)是实时嵌入式系统中常见的片上存储器,其分配管理在编译期进行,从而可以在编译完成时确定访存时延.当前的SPM分配方法主要用于减少程序在平均情况下的执行时间.然而,在硬实时系统中,最差情况下的执行时间(WCET, Worst-Case Execution Time)是更为关键的指标.通过分析优化程序WCET值过程中存在的主要问题以及现有算法,基于变量公用度概念,提出一种启发式搜索算法用于最小化程序WCET值的数据变量SPM分配,实验表明,论文提出的分配方法可获得更好的优化效果.     

基于电路活跃度的SPM低功耗管理策略

针对现有的功耗管理未考虑高速暂存存储器(SPM)中不同的地址访问序列对功耗的影响问题,提出一种基于电路活跃度的SPM低功耗管理策略。通过重新组织指令与数据在SPM中的布局,降低SPM中存储对象访问时的电路活跃度,从而降低功耗。实验结果表明,与不考虑电路活跃度的基本策略相比,该分配策略可平均减少功耗15%以上。     

一种简便的栈式片上内存动态管理方法

受功耗、面积的限制,高性能众核处理器倾向于将片上SRAM组织成SPM这种非Cache形式,与片外主存构成多级存储架构。这种存储架构需要软件显式管理应用程序中的数据存储和传输。为此,本文提出了一种简便的栈式片上内存动态管理方法。该方法首先选择应用程序中可进行访存优化的数组变量,分析这些数组变量的生存周期,根据生存周期相干情况提出一种栈式的动态片上内存管理方法,将更多的数组变量动态存储在片上内存中,同时结合数组变量的优化收益评估将那些访存密度高的变量有限布局在片上内存中。实验结果验证了该方法的有效性。     

面向嵌入式多核系统的可共享多通道便签存储器设计与实现

嵌入式多核系统性能提高的关键在于灵活的存储体系.文中提出并设计实现了一种可共享多通道便签存储器,所设计存储器可作为嵌入式多核系统中的共享存储器使用.该存储器采用模块化设计方法,利用多体交又的连接方式提高存储器带宽并提供两种访问模式.其中私有访问模式对非本地SPM通道的写禁止降低了存储一致性的维护开销.实验结果表明,与Cache存储器相比,该存储器应用于嵌入式多核系统可以提高程序运行性能约6%,节省约48%的功耗.     

非线性规律访存操作的数据预取技术

编译器在静态分析方式下很难对程序的非线性规律访存操作进行正确的数据预取 .但采用profiling技术可以得到程序运行时候的访存规律,利用这些信息可以精确地插入数据预取指令 .基于stride profiling技术,提出了新的信息收集类型stride iterative,更精确地反映程序执行时访存指令的实际行为,并结合别名分析的结果调整对同一cache行的数据预取,得到比普通数据预取更好的预取性能 .安腾2上运行CPU2000的12个整型测试例子平均有8.54%的性能提升,其中mcf性能提升达到了77.87%.     

SPM结构上冗余读延迟写优化的设计与实现

随着微处理器架构的发展,将片上SRAM组织成SPM这种软件管理的非cache结构成为众多处理器的选择。SPM结构的特点是实现简单,访问延迟低、带宽高。要有效利用有限的片上SPM空间提升程序性能,必须由用户显式进行数据的布局和传送,或者由编译器进行高效的自动访存优化。冗余读延迟写优化从循环中多个主存访问之间的关联性出发,自动进行了数据传送和缓存优化,提高了SPM上的数据重用率。经过测试,可以有效提升程序性能。     

分块内存的数据分布优化

为了提高访存效率,提供可以与计算流水线并行执行的多个独立的访存流水线,魂芯DSP片上存储器设计时采用分块内存结构,并在核内提供多个独立的地址生成单元用于访存操作.针对分块内存的结构特点,编译器对程序中的存储访问构建关于变量的冲突图,对分块内存进行存储块分配,优化数据在分块内存的分布.以数据在分块内存的优化分布为基础,指导程序中访存操作在地址生成单元的优化分配,使得编译器生成的代码可以最大程度地挖掘程序中数据访问的并行性.实验表明,基于分块内存的数据分配分布优化为其它优化如地址寄存器的分簇、访存向量化、软件流水等经典优化提供了良好基础,保证了编译器生成的代码可以充分发挥魂芯DSP提供的指令级并行能力.     

利用虚存管理的思想实现基于SPM的动态能耗优化机制

当代高性能SoC通常引入对程序员透明的片上Cache作为对主存数据的缓冲。然而传统数据Cache受制于其容量与组关联度,因此常出现冲突的问题。本研究通过新引入的、与数据Cache共存的另一款片上存储器SPM来消除这部分冲突。我们提出了一种由MMU管理的、Cache与SPM共存的片上存储器架构。利用虚存管理的思想,将虚拟上连续、物理上离散的程序地址空间段通过的异构片上存储器进行缓冲,从而将容易引起数据Cache冲突的页,在程序执行的过程中重定位到SPM,最终得到了能耗和性能上的收益。