一种高速低功耗电荷泵电路的设计

介绍了作为高速锁相环电路集成芯片一部分的高速低功耗电荷泵电路的设计。所设计的锁相环路适应高频工作环境,电路结构采用当前的主流结构———D/A混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构,没有反馈回路,提高了工作频率,并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构进行了一定的改进,既使电路结构简单,又削弱了MOS管带来的非理想特性,使得电荷注入、电荷分享、时钟脉冲馈通等寄生效应得到最大程度的减缓,同时保证高速、低功耗的电路性能。压控振荡器采用环路振荡器结构,易于集成而且功耗低。     

一种低功耗的LDO线性集成稳压器的实现

提出了一种静态功耗很低的BICMOS LD0线性集成稳压器的实现方法,详细分析了它的工作原理,并给出了具体电路、仿真波形以及分析数据。该电路的主要特点是采用一种自偏置电流基准源,有很强的电源抑制比和很好的温度特性。高电流效率的输出缓冲器,用以降低电路的静态功耗。为防止输出电压过冲,采用误差放大器与NMOS管的结构进行调节,这样保证了输出电压在输入电压上电的过程中无过冲。     

适合低功耗工作的MOS电荷泵

提出了两种适合在低功耗条件下工作的电荷泵电路,预充电电荷泵采用预充电机制提高了电荷泵的工作效率;而Domino电荷泵则采用内部电路控制电荷泵充电电容的充放电,不仅降低了功耗,同时均化了瞬态功耗.这解决了电荷泵在充电期间功耗过大的问题,使它们不仅能适用于有较强电源的电路,也可以在无源或低功耗的环境下工作.     

一种适合低功耗∑-△A／D转换器的改进型电荷泵电路

提出了一种改进型的高精度电荷泵电路，并提出了基于此高精度电荷泵电路的低功耗∑-△A／D转换器的构建方法。电路经Star-Hspice模拟，取得了满意的模拟结果。     

高速低功耗CMOS电荷泵的设计

提出一种适用于锁相环路的高速、低功耗电荷泵电路的设计。针对传统电荷泵电路的电流失配问题,本设计引入增益增强电路取代了传统电路中引用共源共栅来增加输出阻抗,大大提高了电路的性能。采用0.35μmCMOS工艺实现,在HSpice的平台下进行仿真。仿真结果表明,该电路充放电时间为40 ns,整体平均功耗为0.3 mW,实现了高速低功耗的目的。     

一种适合低功耗Σ-ΔA/D转换器的改进型电荷泵电路

提出了一种改进型的高精度电荷泵电路,并提出了基于此高精度电荷泵电路的低功耗Σ-Δ A/D 转换器的构建方法.电路经Star-Hspice模拟,取得了满意的模拟结果.     

低噪声、低功耗CMOS电荷泵锁相环设计

设计了一种 1 .8V、0 .1 8μm工艺的低噪声低功耗锁相环电路 ,其采用 CSA(Current Steer Amplifier)架构的压控振荡器 (VCO)。整个电路功耗低 ,芯片面积为 1 60 μm× 1 2 0 μm,对电源和衬底噪声抑制能力强。经过Spice模拟表明 ,在有电源噪声的情况下 ,输出 5 0 0 MHz时钟时周对周抖动小于 41 ps,功耗为 2 .8m W,最终与芯片的量测结果基本一致     

低功耗CMOS工艺中NMOS管阈值电压偏移的研究

研究了在LPLV CMOS工艺中，用表面沟PMOS管工艺使NMOS管的阈值电压发生偏移的问题。在使用表面沟PMOS管的LPLV CMOM工艺中，NMOS管的多晶栅中的杂质不能达到均匀的分布，导致阈值电压发生偏移。文章提出了三个解决方案，并对其可行性进行了研究。     

一种高效率的适合于低功耗应用的电荷泵电路

设计实现了一种高效率的电荷泵电路。利用电容和晶体管对电荷传输开关进行偏置来消除开关管阈值电压的影响。同时,通过对开关管的的衬底进行动态的偏置使得在电荷传输期间当开关管打开时其阈值电压较低,在开关管关断时其阈值电压较高。该电荷泵电路的效率得到了提高。基于0.18μm,3.3V标准CMOS工艺实现了该电路。在每级电容为0.5pF,时钟频率为780KHz,电源电压为2V的情况下,测得的8级电荷泵的输出电压为9.8V。电荷泵电路和时钟驱动电路从电源处总共消耗了2.9μA的电流。该电荷泵电路适合于低功耗的应用。     

一种低功耗射频CMOS电荷泵锁相环的设计

CMOS电荷泵锁相环的应用越来越广泛,这也加强了人们该内容的研究与分析。过去,受各方面技术原因的限制,CMOS电荷泵锁相环在具体应用过程中的能量消耗较大,这对其应用造成了一定的不良影响,而近几年随着各项技术的逐渐成熟,人们加强了对低功耗射频CMOS电荷泵锁相环设计的研究,从而满足低功耗、快速锁定要求。目前,人们在该项内容的研究上已经取得了一定的成绩,但是与期望的标准还存在一定差距。文章研究了一种低功耗射频CMOS电荷泵锁相环的设计。     

一种超低静态电流LDO线性稳压器的设计

为了延长便携式、可穿戴医疗设备的待机时间,设计了一种具有超低静态电流的低压差(LDO)线性稳压器。采用误差放大器与基准电路相结合的结构,在降低静态电流的同时减小芯片面积;其次,利用负载检测模块,降低了空载及轻载时过温保护和过流保护等模块的静态电流。采用自适应偏置电流技术来动态调整稳压环路各支路的工作电流以及零点频率补偿方式,解决了静态功耗与瞬态响应和环路带宽间的矛盾。该LDO线性稳压器采用0.35μm CMOS工艺进行流片加工,测试结果表明,该LDO线性稳压器静态电流为700 nA,最大负载电流为150 mA,轻载与满载跳变时上过冲电压为63 mV,下过冲电压为55 mV。     

一种超低功耗基准电压源设计

设计了一种用于超低功耗线性稳压器电路的基准电压源,研究了NMOSFET阈值电压的温度特性。采用耗尽/增强型电压基准结构,显著降低了功耗。采用共源共栅型结构,提高了电源抑制比。设计了数模混合集成熔丝修调网络,优化了输出电压精度和温漂。电路基于0.35μm CMOS工艺实现。仿真结果表明,在2.2~5.5 V输入电压下,基准电压为814 mV,精度可达±1%。在-40℃~125℃范围内,温漂系数为2.52×10-5/℃。低频下,电源抑制比为-99.17 dB,静态电流低至27.4 nA。     

一种LDO自适应电流频率补偿技术

为解决LDO稳定性高度依赖负载电容和ESR零点补偿可靠性差的问题,提出了一种宽负载电流范围下(0~1 A)自适应电流频率补偿技术。通过分段电流补偿设计了轻重载下动态极点和独立阻抗,在优化环路稳定性的同时,进一步减小了静态功耗;通过阻容网络信号叠加产生了随负载电流和电容变化的动态零点。经仿真及流片验证,全负载范围内最差相位裕度为55°;可空载,且空载下静态功耗仅为52.3μA;适用负载电容范围≥2.2μF,ESR范围≤1Ω。该环路具有高稳定性和宽负载电容适应性。在应对负载突变时恢复曲线平滑,无欠阻尼振荡现象。     

一种基于自适应电荷泵的多源能量收集芯片

采用标准0.18 μm CMOS工艺,设计了一种可以同时高效收集压电、光电、热电、射频能量的多源能量收集芯片.该收集芯片由多种能源接口电路、可重构电荷泵和自适应控制电路等单元构成.可重构电荷泵中,通过调节电压转换倍率和开关工作频率来降低电荷再分配损耗,提高了转换效率,扩大了输入电压范围.自适应控制电路中,采用固定导通时...     

电压倍增之像素设计

为了节省面板电路驱动芯片的功率损耗以及制作成本,本研究提出一种新的像素电路设计,而在设计中将会融合电荷泵电路。利用这种电路设计的像素可有效地将像素电极上的驱动电压提高到输入电压的2～3倍以上。此像素电路设计具有两个优势:第一,可以有效降低显示面板的像素功率损耗;第二,不需高电压的面板电路驱动芯片,因此可节省芯片的成本及功率损耗。由模拟结果可知,像素电极上的驱动电压确实可由此像素电路设计而提高到输入电压的2～3倍以上;而像素的功率损耗也可有效地降低,约为传统像素的1/2。     

一种低功耗低电流失配可编程电荷泵

基于0.13 μm CMOS工艺,实现了一种适用于超宽带EOC-Tuner频率合成器的低功耗可编程电荷泵。通过延迟调节单元基本消除了电荷泵控制信号的延迟失配,采用辅助管降低电荷共享的影响,采用误差放大器实现电流精确匹配。后仿结果表明,电荷泵的标准电流为10~160 μA,电流变化步长为10 μA;当输出电流为160 μA时,电流失配低于0.6%,基本消除了电流失配;在0.3~1.2 V输出电压范围内,电流波动为6.4%,避免了沟道长度调制效应的不良影响;延迟失配和电荷共享导致的电流过冲低于20%;当锁相环环路锁定且电源电压为1.5 V时,电荷泵和鉴频鉴相器仅消耗电流197 μA。流片测试结果表明,锁相环输出信号频率为675 MHz时,电荷泵产生的参考杂散约为－64.81 dBc。     

普及型手机LCD背光趋向使用LDO

文章从技术和市场经济的角度对手机LCD背光LED驱动器的技术演变进行分析,论述了LDO的性价比为普及型手机LCD背光应用赢得新的机遇。     

一个有利于消除电荷共享的新型电荷泵

为了消除电荷泵的电荷共享效应,通过在发生电荷共享的节点预置一个特定的电压,设计出了一个适用于频率合成器的新型电荷泵.在Chartered公司0.18 RF CMOS工艺条件下,HSPICE的仿真结果表明,这一新型电荷泵与传统的相比,很好地抑制了电荷共享效应,具有很低的输出纹波,在高性能频率合成器中具有良好的应用前景.     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.