电荷泵锁相环中压控振荡器的噪声设计

在分析和比较反相型VCO(压控振荡器)、差分对型VCO、LC型VCO工作原理和特点的基础上,综合差分对型和LC型VCO的优点,设计了一种全差分结构的LC型VCO(使用键合线等效电感及附加COMS电容阵列作为LC元件),具有较高的电源噪声和衬底噪声抑制能力。仿真结果表明,VCO工作频率范围1.98 GHz~2.06 GHz,相位噪声-89 dBc/Hz。本VCO适合于低功耗设计。     

低噪声CMOS环型压控振荡器的设计

应用增益补偿技术，设计了一种结构新颖的CMOS单端反相器环形压控振荡器，该电路具有较低的压控增益，较好的线性，较强的噪声抑制能力。采用lstsilicon 0,25μmCMOS工艺进行仿真，结果显示：在偏离中心频率600kHz处的相位噪声为一108dBc。     

锁相环电路中压控振荡器的分析与设计

本文设计了一个应用于高频锁相环（PLL）系统的负阻LC压控振荡器,在传统LC压控振荡器基础上,通过采用二次谐波滤波技术降低了振荡器的相位噪声,并完成了电路的仿真。仿真结果表明,该压控振荡器的振荡频率在1．9—2．1GHz,其频率调节范围达到200MHz,并且在距中心频率1MHz处其相位噪声为-148．825dBc／Hz...     

一种基于BiCMOS工艺的差分压控振荡器

设计了一种Colpitts型LC振荡器。该电路采用差分结构，具有集成度高，噪声性能良好的优点。该设计基于0．8μm BiCMOS工艺，实现了中心频率为433MHz的Colpitts型差分压控振荡器（VCO）。电路采用3V电压供电，频率范围399．8～465．1MHz，偏离中心频率1MHz处的相位噪声是-137dBc／Hz。     

浅谈锁相环电路中压控振荡器的分析与设计

本文先是进行了锁相环电路中LC压控振荡器的分析,然后进行了锁相环电路中压控振荡器的电路设计、相位噪声分析以及二次谐波滤波技术的应用,最后实际应用了设计的电路,并对应用的结果进行了分析.目的是为设计出性能更加优良的压控振荡器.     

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz.两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz.     

X波段宽带低相噪压控振荡器

简述了X波段宽带压控振荡器的压控灵敏度线性问题和降低其输出相噪的方法,同时给出了有关分析和实验结果.     

两种高频CMOS压控振荡器的设计与研究

设计了两种压控振荡器,一种为反相器环形振荡器,另一种为差分环形振荡器。采用0.18μm标准CMOS工艺进行模拟,后仿真的结果显示压控环形结构的最高频率达到3.3GHz,在1.8V电源下的功耗为2.34mW。对压控振荡器的最大工作频率、功耗、压频传输特性等进行了分析比较,总结了高性能压控振荡器应具备的条件。     

一种基于自偏置技术的低抖动锁相环

设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65 nm CMOS工艺,在1.2 V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰值抖动为8.7 ps,电路的核心功耗为45 mW,相位噪声为-79.7 dBc/Hz。     

适用于2．4GHz锁相环LC压控振荡器设计

本文设计了一种适用于2．4GHz锁相环的LC压控振荡器,采stoic0．13ffCMOS工艺,中心频率2．4GHz,频率调谐范围136MHz,在1．8v电压下工作时,静态电流为5mA,在偏离中心频率1MHz处,测得相位噪声为-111dBc／Hz。     

低抖动时钟锁相环设计

采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。     

环形压控振荡器的噪声分析

在振荡器的设计中,为了得到更高性能,分析其相位噪声是十分重要的.利用Razavi对具有普遍意义的品质因数的定义将Leeson针对LC振荡器提出的相位噪声模型应用到环形振荡器上对其进行噪声分析.文中以一个2 GHz环形振荡器为例,采用TSMC 0.25 μm CMOS工艺参数,用Cadence的spectre仿真器进行仿真.电源电压为2.5 V,偏离中心频率1 MHz处的相位噪声为-86.6 dBc/Hz.仿真的结果与噪声模型所的结果基本吻合.     

低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。     

S波段高稳锁相振荡源研究

本文阐述了用数字锁相的方法完成Ｓ波段频率源，分析了锁相环的频谱特性；并对输出信号进行了测试，其相位噪声指标￡（１０ｋＨｚ）〈－９３ｄＢｃ／Ｈｚ，杂散抑制〈－６５ｄＢｃ，输出功率大于１０ｍＷ。     

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

GPS射频接收芯片中低功耗压控振荡器的设计

设计了一种应用于GPS射频接收芯片的低功耗环形压控振荡器.环路由5级差分结构的放大器构成.芯片采用TSMC 0.18 μm CMOS工艺,核心电路面积0.25 mm×0.05 mm.测试结果表明,采用1.75 V电源电压供电时,电路的功耗约为9.2 mW,振荡器中心工作频率为62 MHz,相位噪声为-89.39 dBc/Hz @ 1 MHz,该VCO可应用于锁相环和频率合成器中.     

射频应用的压控振荡器相位噪声的研究

相位噪声是压控振荡器(VCO)的关键参数之一。阐述了VCO相位噪声的特性,分析了时不变和时变两种相位噪声模型,给出了优化相位噪声的方法。     

一个2.2GHz低相位噪声的高频率LC压控振荡器的设计

为了满足高性能锁相环对高频压控振荡器低相位噪声的要求,提供了CMOS全集成负电导压控振荡器在2.2 GHz频率的设计。这种结构的优点和缺点要在设计中相互平衡。CMOS VCO的相位噪声应用据线性时变脉冲敏感函数(ISF)分析和计算并且与仿真结果进行比较。结果证明线性时变模型ISF能够很好的估算相位噪声,同时使用LC滤波技术改善相位噪声性能,在1/f3区域,相位噪声改善了9 dBc/Hz;在1/f2区域,改善了5 dBc/Hz。在最后给出使用0.35μmCMOS工艺制作的2.2 GHz VCO的实验结果。