锁相环电路中压控振荡器的分析与设计

本文设计了一个应用于高频锁相环（PLL）系统的负阻LC压控振荡器,在传统LC压控振荡器基础上,通过采用二次谐波滤波技术降低了振荡器的相位噪声,并完成了电路的仿真。仿真结果表明,该压控振荡器的振荡频率在1．9—2．1GHz,其频率调节范围达到200MHz,并且在距中心频率1MHz处其相位噪声为-148．825dBc／Hz...     

电荷泵锁相环中压控振荡器的噪声设计

在分析和比较反相型VCO(压控振荡器)、差分对型VCO、LC型VCO工作原理和特点的基础上,综合差分对型和LC型VCO的优点,设计了一种全差分结构的LC型VCO(使用键合线等效电感及附加COMS电容阵列作为LC元件),具有较高的电源噪声和衬底噪声抑制能力。仿真结果表明,VCO工作频率范围1.98 GHz~2.06 GHz,相位噪声-89 dBc/Hz。本VCO适合于低功耗设计。     

低抖动锁相环中压控振荡器的设计

压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz～1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps.     

100MC锁相环压控振荡器电路设计

本文较详细地介绍了用基波晶体制作的１００Ｍｃ锁相环压控振荡器电路的设计，阐述了设计思想、关键元件的设计考虑及其具体电路的设计等问题，提出了具体的压控振荡电路图和实验结果及数据，该电路满足实际应用的要求。     

一种用于锁相环的环形压控振荡器设计

本文基于SMIC 65nm标准CMOS工艺提出了一种用于锁相环的环形压控振荡器的电路设计。包括了环形振荡器和缓冲整形电路。该环形压控振荡器有四级延时单元,并且延时单元采用了Maneatis对称负载。该电路在Cadence Spectre进行了仿真。结果表明,在电源电压1.8V时,频率调整范围为0.277GHz～1.33GHz,具有良好的线性度。频偏为1MHz时的相位噪声为-92.46dBc/Hz@1MHz,有良好的噪声性能。缓冲整形电路将压控振荡器的输出波形转换为轨到轨电压,使占空比等于50%,并提高了驱动能力。振荡器的稳定频率分别为400/500MHz。     

一种宽电源锁相环电路的设计与实现

在片内无电源调整电路的条件下，通过电路优化，设计并实现了一种在2．5～5．5V宽电源下稳定工作的锁相环(PLL)。测试结果较好地反映了设计的正确性，并提出了改进意见。     

低噪声CMOS环型压控振荡器的设计

应用增益补偿技术，设计了一种结构新颖的CMOS单端反相器环形压控振荡器，该电路具有较低的压控增益，较好的线性，较强的噪声抑制能力。采用lstsilicon 0,25μmCMOS工艺进行仿真，结果显示：在偏离中心频率600kHz处的相位噪声为一108dBc。     

高频数字锁相环的研究

论文阐述了１００ＭＨｚ数字锁相环的设计过程，用１０ＭＨｚ晶体振荡器对１００ＭＨｚ数字压控振荡器进行锁相，使１００ＭＨｚ输出信号指标得到很大改善。论文还分析了各单元电路，关键点时域波形测试，频谱测试。     

闭环压控振荡器的设计

压控振荡器在许多电子设备中得到应用。平显火控系统中的f_d信号发生器实际上可以认为是一个压控振荡器。其输入信号是—控制电压即频偏调制电压,输出是频率与输入电压成线性关系的正弦波。开环压控振荡器对于输出频率与输入电压之间的线性关系难以保证。现在采用的ICL8038是一集成压控振荡器,其线性度在10倍程的频率范围内较好,而在更大范围内则有所下降。另外,该器件输出频率的温度稳定性不够高,特别是国产5G8038尽管价格较进口的ICL8038便宜近十倍,但温度稳定性更差。本文介绍一种闭环压控振荡器电路,以稳定输出频率与输入电压间的线性度。     

用步进锁相扫描技术改进VCO线性及调频带宽稳定性

选用HMC703LP4E小数频率综合器与专门设计的有源环路滤波器和商用VCO构成了步进扫描数字锁相环,改进了调频连续波的调频带宽稳定性和调频线性度。对设计的电路进行了制作和测试,实验结果表明在-30^+70℃温度范围内,调频信号的稳定度达到了1×10^-6,调频线性度接近于1.0,相位噪声为-90 dBc/Hz/10 kHz。     

基于802．11a标准的5GHz振荡器设计

介绍了一种全集成的LC压控振荡器（VCO）的设计。该振荡器的中心频率为5．25GHz,电源电压为1．8V,工作在802．11a标准下,采用0．18μmCMOS工艺实现。仿真结果表明。VCO的相位噪声在偏离中心频率1MHz时达到-121dBc／Hz,调谐范围达到31％,输出电压峰峰值为830mV,有良好的线性纯度。     

基于无线收发信机的高频锁相环电路设计

在无线收发信机电路中,除了发射机和接收机外,还有一个非常重要的部分就是本地振荡电路.为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声,通常本振采用锁相环技术来实现,特别在无线通信领域.本文阐述了锁相环的基本结构和工作原理.     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

推-推压控振荡器的仿真设计

在对构成推-推振荡器的基本振荡单元进行常规奇偶模分析的基础上,采用添加辅助信号源的方法,对合成后的频率调谐特性、输出功率及基波抑制特性进行了仿真模拟。并利用负载牵引法对二次谐波匹配网络进行了优化。根据仿真结果设计的X波段推-推压控振荡器,采用封装硅晶体管及砷化镓变容管,在1GHz调谐带宽内,输出功率2～8dBm。     

一种新颖的低功耗低相位噪声VCO设计

作为收发器的重要模块,与其他收发器模块相比,压控振荡器(VCO)消耗了大量能源。由于许多射频应用系统采用电池作为能源,如WiFi、蓝牙及物联网等系统,因此,在保持合理的系统性能的前提下,需尽量降低功耗。该文研究了标准VCO结构的性能,并提出了一种新的CMOS VCO电路结构。与传统的CMOS VCO相比,该文提出的CMOS VCO只需较少的外部偏置电流便可产生更高的跨导,因而可以消耗更低的功耗。在1.8 V电压供电下,该文提出的VCO仅消耗了2.9 mW,取得了-124.3 dBc/Hz@1 MHz的相位噪声。     

一种可实现锁相环快速自校准的VCO子带选择电路

A novel voltage controlled oscillator （VCO） sub-band selection circuit to achieve fast phase locked loop （PLL） calibration is presented, which reduces the calibration time by measuring the period difference directly and accomplishing an efficient search for an optimum VCO sub-band. The sub-band selection circuit was implemented in a 0.18 μm CMOS logic process with a PLL using an 8 sub-band VCO. The measured calibration time is less than 3 μs in a VCO frequency range from 600 MHz to 2 GHz. The proposed circuit consumes 0.64 mA at most.     

A VCO sub-band selection circuit for fast PLL calibration

consumes 0.64 mA at most.     

A Back Gate Tuned PFET VCO

A differential voltage controlled oscillator (VCO) circuit employing PMOS transistors in the gain stage is described. The circuit topology minimizes the amount of fixed parasitic capacitance in the tank circuit. The gain stage transistors employ virtual ground planes for increasing the Q value of the drain-bulk capacitances. Tuning of the oscillation frequency is based on the voltage dependence of the gain stage PFET drain-bulk junction capacitances. The simulation results show that it is possible to increase the tuning range of the 2.8 GHz VCO from 341 MHz to 406 MHz by improving the drain layout design of the gain transistors. Parameters from an industrial 0.35 m CMOS process are used for simulations.