基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

基于子码的 Golay(24、12、8)码的译码新方法

本文将文献[1]中超码的软判决思想应用到硬判决译码,建立了基于子码的硬判决译码器,从而展示了一条新的译码途径。对 Golay(24,12,8)码,本文找到了三个易于译码的子码:C_1(24,5,8)、C_2(24,6,8)和 C_3(24,8,8),并给出了寻找更大子码的方法。与文献[2]的方法相此较,本文的方法更利于用计算机编程实现。     

新型LDPC码译码器

通过研究LDPC码奇偶校验矩阵的结构特点和LDPC码译码算法数据流程的特性,设计出一种新型LDPC码译码器。译码器包含可扩展的存储器阵列、结构精巧的地址控制单元和功能强大的时序控制状态机,具备可灵活扩展译码码长、硬件实现复杂度低和硬件资源利用率高的优点。构建通信系统,对硬件译码器进行性能测试,测试结果表明,译码器的译码性能与理论仿真值基本吻合,证明设计的正确性。     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题。为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法。该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖的校验矩阵由基础校验矩阵的恰当循环移位获得,而循环移位量的恰当选择则依赖了m序列(唯一对应于本原多项式)的采样特性;各个子BP处理过程的迭代次数设置为其校验矩阵最短环长的一半,由此可消除短环对BP译码性能的影响;各子BP处理模块输出的信息比特外信息再经过基础译码模块处理后与并行配置的基础译码输出,一并进行最大似然判决处理并获得译码输出。该方法的仿真结果显示,在误码率为10?5且多子译码器并行组合译码方法在设置5个子译码模块时,其译码性能比原单译码器译码方法高约0.4 dB。     

基于CPLD的BCH码编/译码器的设计与实现

为提高BCH编/译码器系统性能,使硬件设计更具灵活性,提出了一种基于CPLD的BCH编/译码器实现方法。通过设计BCH(57,44,6)编/译码器,对BCH码的构造方法、BCH编/译码器进行了研究。论述了一种基于复杂可编程逻辑器件、采用模块化设计思想、利用VHDL硬件描述语言实现BCH编/译码器的方法;在QuartusⅡ软件环境下给出了BCH(57,44,6)编/译码器的仿真结果,并在CPLD器件上验证实现。仿真和实验都证明了这种方法的可行性和正确性。     

一种24，12，8扩展Golay码的译码新方法

文章首先简述了(24,12,8)扩展Golay码的性能及一般译码方法,然后介绍了有限域中多项式的性质,根据这些性质,提出一种结合查表的译码方法。该方法和其它算法相比较,计算复杂度低,更适用于时延小、实时性要求高的场合。     

Turbo码译码器“及早判诀”门限的确定及输出信噪比停止迭？…

提出将实际的 AWGN信道与 Turbo码译码器构成的联合信道看成一个等效 AWGN信道 ,在此基础上 ,提出一种新的采用译码器输出对数似然比序列的信噪比作为译码器停止迭代的判决准则 .为减少译码复杂度 ,可以将 Turbo码译码过程中对数似然比超过某一门限的符号及时判决输出 .给出了门限值的理论确定方法 .     

基于二元Golay隐写码的快速隐写算法

文章首先研究了基于二元Golay码的隐写编码的性能,然后研究了基于二元Golay隐写码的快速实现问题,提出了一种快速隐写算法。该算法在不提高载体数据修改率的前提下,有效降低了编码的计算复杂度,提高了隐写算法的实现效率。     

低复杂度串行级联LDGM码构造方案

针对LDGM 码的稀疏矩阵构造复杂度较高的问题,提出了一种具有低复杂度的LDGM码随机稀疏矩阵构造算法,该算法既降低了编码的复杂度又保证了良好的性能.同时,针对LDGM码存在明显的错误平层的问题,引入了串行级联结构,并提出了一种改进的SCLDGM码译码算法,该算法将内译码器输出的错误信息看作是BEC信道的删除信息,利用该先验信息初始化外译码器的输入,从而进一步提高BER性能．通过对SCLDGM码编码系统模型的仿真,得到近优的内外编码速率组合和近优的内外码码重．仿真结果表明,本文提出的算法在保证低复杂度的前提下,可以获得良好的BER性能,并有效的降低了LDGM码错误平层．     

基于FPGA的空时编译码器实现

基于高速多输入多输出(Multi-input Multi-output,MIMO)系统中的空时编码技术,提出了一种能够在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现空时码编译码器的硬件实现方法,并给出了编译码过程中各步骤的实现过程。采用该方法设计的编译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。仿真分析表明,硬件实现的性能与理论性能接近。     

适于高速处理的TPC全并行译码结构

早期设计的TPC(Turbo Product Codes乘积码)译码器中,行列译码器顺序处理,半迭代之间外信息矩阵的重构引入了大量译码延迟,限制了译码器的处理速度。当采用m-译码器作为子译码器,并对译码初始位置进行适当调整,同时引入了位置转换网络,可以得到一种全并行的译码结构。通过对比测试,与传统译码器相比,全并行译码器的数据处理速度获得极大提高,同时译码延迟降低,非常适于现代高速通信的需要。     

基于FPGA实现Viterbi译码器IP-Core的技术研究

提出一种基于FPGA实现Viterbi译码器的结构,利用该结构实现的Viterbi译码器具有通用性。在设计中充分利用FPGA的特点,使Viterbi译码器的译码速度得到提高,并且译码延时比较小。     

Turbo码编译码原理及其性能分析

讨论了Turbo码的编译码基本原理，对Turbo码的性能进行了分析；编码采用并行级联的循环系统卷积码，译码器则为迭代的串行级联译码器，进行随机交织，经过高斯白噪声信道传输；进行了计算机仿真，比较了对数的最大似然译码算法与软输出的Viterbi译码算法在不同信噪比条件下的比特误码率。     

Turbo码译码器的定点DSP实现

在深入研究Turbo码译码算法的基础上,用DSP(TMS320C6201)实现了用于WCDMA系统的Turbo码译码器,测试结果表明该译码器有很好的性能,可以满足WCDMA系统的要求.     

纠两个错的二进制BCH码新译码算法

对码长n=2^m-1纠两个错误的二进制BCH码，本文介绍了一种新的step-by-step译码算法。译码算法能直接确定接收的比特是否正确而不需要知道接收矢量的错误数目，也不需要知道相应的错误位置多项式。基于这种译码算法的译码器的优点在于占用硬件资源最少，实现简单快速。此外，这种译码方法特别适合于长码。     

高吞吐量低存储量的LDPC码译码器FPGA实现

针对规则(r, c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点．为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法．同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法．在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量．对一个码长为1600,规则(3,5)-LDPC码,用Altera公司的Stratix EP1S25 FPGA芯片设计了译码器,在主频40MHz条件下采用20次迭代,可使吞吐量达50Mbit／s．     

一种新型删信删余RS码译码器

针对传统Reed-Solomon (RS)码译码器不适合IEEE802.16d系统的RS码的译码问题，提出了一种新的可变速率删信删余RS码译码器优化设计结构.在编码器中，采用系数对称的生成多项式，减少了迦罗华域(GF)乘法器的个数.在译码器中，采用改变修正的欧几里德算法（MEA）中的初始条件来求解关键方程，并在传统删信RS码译码器的基础上, 设计了新的删信删余RS码译码器结构.在现场可编程门阵列((FPGA)芯片上实现和验证了该设计结构，同时针对IEEE802.16d系统中六种不同码型的RS码，分析了在给定工作时钟的条件下可以达到的最大译码吞吐率.结果表明，该译码器结构可以达到至少30Mbps的译码吞吐率，能够满足IEEE802.16d系统的要求.     

具有4阶核矩阵极化码的构造和译码研究

极化码是一种理论上能够达到任意对称二进制离散无记忆信道(B-DMC)信道容量的新型信道编码技术.本研究介绍了信道极化的基本原理,并针对一般情况,以偏序法为例,详细阐述了具有4阶核矩阵的极化码构造原理,并采用串行相消译码器研究其译码过程.最后,对极化码潜在的研究方向和可能遇到的困难点进行了探讨.     

LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.