基于DFT滤波器组的低时延FPGA语音处理实现研究

提出了WOLA（Weighted Overlap-Add）并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16kHz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%.     

激光点云解算可配置阵列设计与实现

激光雷达通过点云解算处理获取扫描目标的三维点云图,点云解算算法复杂,SoC以其优越的处理性能为点云解算的实时处理提供了解决方案,但其应用功能设计与输入数据特性是紧耦合的,输入数据的变化将导致需重新进行FPGA设计,来应对资源消耗和布线情况的改变.为降低系统与输入数据的耦合性并提高系统可扩展性,对点云解算处理各步骤采用流...     

LTE上行DFT硬件加速器的设计

针对LTE上行链路离散傅里叶变换（DFT）预编码的多模式需求,提出了一种基于ASIC的 DFT硬件电路实现方案。采用基于WFTA算法的基4/2/5/3蝶形运算单元实现35种长度的DFT运算,采用二维缓存结构实现蝶形单元流水处理。在200 MHz时钟频率、SMIC 40 nm工艺条件下,硬件电路面积为0.87 mm2,功耗为12.5 mW。仿真与综合结果表明,文中设计的DFT硬件加速器具有运算速度快、存储资源占用少的优点,适合于LTE工程应用。     

光纤水听器阵列信号实时解调系统设计与实现

随着现代高性能光纤水听器阵列技术发展,对信号实时解调系统的计算能力、存储能力及传输能力等提出了更高的要求.该文在分析干涉型光纤水听器相位载波(PGC)解调方案的基础上,提出了适合该算法的实时解调系统结构,并采用多片数字信号处理器(DSP)为核心设计实现了一种高速实时解调系统.该实时解调系统的设计充分考虑了PGC信号处理的特点,遵循可编程、可扩展、可重构的原则,为系统性能的提升提供了较大的空间.目前,该实时解调系统已调试成功并通过了外场试验.     

全相位DFT数字滤波器的设计与实现

本文提出了全相位数据空间的概念,并基于DFT/IDFT滤波导出了一种新型的零相位滤波器——全相位DFT(APDFT)数字滤波器.本文给出了它的脉冲响应与相应的DFT滤波响应向量之间的正、反变换公式,证明了这种滤波器的一些重要性质.APDFT方法兼有窗函数法和频率采样法的优点,是一种设计FIR滤波器的新方法.理论分析和模拟实验证实,其总体性能优于传统方法.APDFT数字滤波器除可用通常的卷积结构实现外,也可用一种直接频域网络实现.本文给出了这种网络结构及其简化算法.这种网络具有实时自设计功能.它可以构成时变系统用于滤波器传递函数实时可变的场合,可以方便地集成为一个长度和频响均可编程的通用零相位数字滤波器,而且还可用于实现严格互补子带滤波.     

一种节省硬件资源的DFT实现算法研究

工程项目中DFT算法实现需使用大量FPGA资源。文章设计一种非2ⁿ点数的DFT算法,通过算法流程的改进、旋转因子的周期性,该算法可大量减少DFT的运算量,并在FPGA芯片上予以实现。实验仿真表明该算法优化了硬件资源,减少了存储资源和DSP资源。文章算法解决了工程DFT应用使用资源多的问题。     

基于FPGA的DFT验证平台的实现

本文将根据实际芯片量产时机台测试环境来搭建基于FPGA的DFT验证平台具体解决方案,来解决芯片量产ATE设备进行测试所带来的一些弊端,帮助测试人员在实验室进行相应的DFT测试。     

基于脉动结构和折叠技术的可变长DFT核心运算模块实现

为了达到降低传统DFT硬件资源开销的目的,本文提出了一种基于循环卷积算法结合脉动结构与折叠技术的用于可变长DFT核心运算模块的设计方法及其实现,并通过对实例的仿真和性能分析,证明了基于脉动结构和折叠技术的可变长DFT核心模块的可行性与设计方案的有效性。     

DCO-OFDM系统的DFT后处理信道估计

分析了OFDM中用于可见光通信系统的信道估计方法,提出一种后处理离散傅里叶变换方法,在最大信道时延范围可以削弱噪音提高可见光系统性能。线性插入之后,信号经过离散傅里叶DFT变换到时域,由于最大信道时延的存在,信号会有一定的衰落,之后信号又会经过逆变换到频域。仿真算法使用的是最小二乘法LS,导频方式是梳状。不同的映射方法、不同的导频数目下的误码率BER性能也做出了比较。     

基于并行DSPs的脉冲压缩处理实现

详细阐述了一种基于多DSP信号处理器系统的脉冲压缩算法的并行流水实现方法，包括算法分析／分解、数据流组、多片运算任务分配以及片间同步等内容，并在文末讨论了一些实时系统必须满足的性能要求。该系统对多形式多时宽信号的脉冲压缩主旁瓣比均达30dB以上，具有良好的实用价值。     

DFT的循环卷积算法推导及其FPGA实现

首先提出了数论中的原根成对存在定理,并进行了详细的数学证明。然后根据原根可使数环重新排序的性质,利用一对原根对DFT运算的输入和输出序列重新排序,推导出DFT的循环卷积算法,进一步给出了此算法的结构图。最后给出了用VHDL语言实现该算法的完整程序、仿真结果及分析,并总结了用FPGA实现DFT运算的意义。     

一种基于DFT快速频率检测的算法与实现

本文介绍了一般测频方法，提出了一种基于DFT的快速测频算法。文中对该测频方法进行了理论分析，并对其性能进行分析和仿真，得出了在实际设计中采样点数与搜索频段数之间的最佳关系。完成了该方法在FPGA上的实验工作。证明该方法是简单可行的，其计算量小、抗干扰能力强，可提高数字接收机的测频速度和精度。该方法对数字接收机测频部分设计有较强的理论和实际意义。     

基于散列技术的并行流水线Join算法的设计与评价

本文研究了一种新型的混合式通用并行结构上基于散列技术的并行连接算法的实现技术，并建立了一种性能分析模型，这种模型特别刻划了系统中三种主要资源ＣＰＵ、磁盘、互联网之间的操作重叠，我们以这一模型为基础深入分析了并行Ｈｙｂｒｉｄ散列连接算法（称为ＰＨＨＪ）和它的一种基于小关系复制技术的变形算法（称为ＰＨＨＪＲ）的性能及与系统结构之间的关系。我们还结合传统的位向量过滤技术提出一种用对称位向量和内外关系角色     

顺序形态图像处理器的硬件实现

该文在阐述了灰度图像顺序形态变换的基础上,介绍了顺序形态变换硬件实现的图像处理系统。该系统采用DSP+FPGA的框架结构,利用FPGA的可重构特性将其中一片FPGA作为协处理器可以实现不同的图像处理功能。文中将软硬件实现的顺序形态图像处理图片在处理效果和速度两个方面作了比较。算法在FPGA芯片上的高速实现特征使数学形态学在图像实时处理领域的应用成为可能。     

并行BIST可测性设计

提出了ＢＩＳＴ的并行结构，分析了其工作原理。实验结果表明，该方法的测试速度比一般ＢＩＳＴ的速度快Ｋ倍（Ｋ为并行度），而硬件花费与一般ＢＩＳＴ结构相当。     

基于多片ADSP-21160的R-D并行算法的实现

利用多片ADSP-21160构造了并行高速雷达信号处理系统,实现了合成孔径雷达(SAR)的R-D算法流程。通过研究高效并行处理算法和可靠的高速数据传输方法,确保了R-D算法的可行性和实时性。仿真结果证明了算法实现的正确性和实时性。     

平行缝焊接方式研究

介绍了平行缝焊的作用与工作原理,阐述了平行缝焊的3种焊接方式。     

一种嵌入式协处理器的设计

文章介绍了嵌入式协处理器LSC87的结构和控制方式，LSC87为与Intel8087指令功能全兼容的嵌入式协处理器，研制中采用了Top-down完全正向设计流程，选择微程序作LSC87数据路径的控制以便于支持所有7种类型定浮点操作数与6种异常的屏蔽和非屏蔽处理，其中部分数据路径部件还组合了硬连线控制，使LSC87不仅对复杂操作的处理可控性好，而且有利于数值迭代计算的简单快速实现。     

自动布线的并行化

并行自动布线是在并行处理技术飞速发展的基础上提出的一项提高布线速度的有效措施，值得研究与探讨。文章从串行布线过程入手，研究布线的并行性，分析了主要的并行布线策略，并给出了我们的实验结果以及今后的研究方向。     

32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusII7．2开发软件及该公司的StratixIIFPGA器件验证实现,并主要完成了协处理器寄存器的读／写,虚拟／物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。