FPGA数据总线宽度不相等的双口RAM的设计

目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制。对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性。     

基于FPGA的数据总线宽度不相等的双口RAM的设计

目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制.对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性.     

基于轮询机制的Utopia接口设计与实现

针对多个物理层传输芯片(PHY)、单ATM层的应用情况,分析了Utop ia level 2接口时序,基于现场可编程门阵列(FPGA)设计并实现了轮询机制的Utop ia接口逻辑,给出了时序仿真结果。设计了一种ATM同高层协议的接口逻辑并给出了进一步减小轮询操作开销的方法。同传统单端口模式相比,节约了75%的逻辑资源和引脚。测试结果表明,4个物理层单元能以155 Mbps的速度双向并行通信,可为模块化设计提供参考。     

基于VHDL语言的神经网络激活函数随机运算的实现

为节省硬件实现中的资源数量,基于状态机原理并采用随机运算实现神经网络非线性激活函数的方法,给出了S型激活函数的数字逻辑实现,用硬件描述语言(VHDL)对该算法进行了软件设计与实现,并在Modelsim SE 6.2仿真平台上进行了仿真测试.该设计有利于程序的随时修改,可节省大量硬件乘法器,有效缩短设计周期,满足了神经网络超大规模集成电路的需要.     

二维5/3小波变换的结构设计与FPGA实现

给出了一种二维5／3小波变换的结构设计与FPGA实现的方法．采用提升的方法完成了一维结构的设计，能够有效地提高系统的数据处理能力．二维结构采用直接的行列分离变换方式，通过增加一个较小的内部RAM单元有效减少系统的控制复杂度．用可综合的Verilog硬件描述语言完成了对设计的描述．并在Quartus Ⅱ软什下进行了功能仿真和逻辑综合，以及综合后的时序仿真．通过硬件仿真结果与采用Matlab的软件仿真结果验证了设计的正确性．实验结果表明：该设计方案具有控制简单和较低的硬件资源需求的优点．     

门禁系统非接触式IC卡读卡器的设计

非接触式IC卡读卡器是非接触式IC卡技术应用的关键之一。文中给出了门禁系统非接触式IC卡读卡器的设计方法，具体阐述了门禁系统非接触式IC卡读卡器的硬件电路设计和软件开发：给出了硬件电路原理图并对其作了详细的阐述，结合实例给出了非接触式IC卡读卡器设计的软件开发方法；简要介绍了门禁系统。     

基于离散傅里叶变换的频率测量方法与应用

从对电源信号频率实时测量的应用需求出发,介绍了一种利用快速傅里叶变换的频率算法及其改进方法.为了快速对信号进行采集和运算,设计了一种基于FPGA、DSP硬核和新型AD转换芯片构成的数据采集计算系统,该系统利用可编程逻辑器件FPGA将多个功能模块连接在一起,完成了对A/D转换芯片及双口RAM等模块的控制;给出了系统硬件原理框图和算法流程图,并结合系统的设计方案对其中的主要功能模块进行了阐述;仿真表明了该算法的合理性和正确性,具有简单、速度快、精度高等特点.     

基于FPGA和双端口RAM的DDS任意波形发生器的实现

介绍了一种基于FPGA和双端口RAM的DDS任意波形发生器的实现方法。该系统使用单片机作为主控器,完成用户接口的处理和协调控制的功能,FPGA在实现了DDS中的累加器的功能的同时也集成了单片机的外围接口电路,双口RAM的引入使得在单片机向其写入数据的同时,FPGA可进行扫描输出,加快了系统速度。同时给出了在Proteus和Matlab下的仿真结果。     

双口RAM在矿井提升机测距系统中的应用

介绍了双口RAM在矿井提升机测距系统中的应用和常用高性能双口RAM IDT7132的工作原理，并针对其不同工作方式，提出了硬件判优和软件判优两种实现方法，并给出了利用双口RAM进行数据交换的软件设计流程。     

异构多处理器体系下缓冲机制研究

嵌入式处理器不仅广泛应用于各种智能仪器中,而且作为控制接口板卡插入到PC机,形成了异构的多处理器系统。本文主要研究异构处理器间的缓冲技术,并针对PC-ARM之间的通讯问题,提出采用双端口RAM作为异构处理器间的缓冲机制。在阐述了双端口RAM的基本原理和双端口RAM的总线争用解决方案后,提出了异构处理器间双端口RAM缓冲模型,并给出了成功应用案例。在应用案例中,给出了双端口RAM缓冲区的区域划分方法——循环缓冲区法和二级缓冲——FIFO对列实现技术。     

计算机软件的硬加密卡

提出了软件的一种智能硬加密方法．利用8位单片机、PCI总线结构设计了一种直接插在计算机总线上的硬件加密卡．加密程序设为中断程序,以陷阱中断的方式启动该中断程序．采用随机数实时核对加密方法,加密卡中随机数生成电路经A／D转换后、通过外部中断方式存入片内RAM中,成为被加密数．因该数是随机产生的,所以解密很困难．单片机与PC机间数据传输的端口地址译码采用GAL16V8完成,既具有保密性,又减少成本,节省了系统地址资源．     

基于C6711 DSP的实时数字稳像系统

为了实现实时便携式脱机稳像,设计了一种基于TI公司C6711 DSP芯片的实时数字图像稳定系统.该系统由两个双端口RAM芯片作为数据输入和输出的高速缓存,通过4个Bank信号在8 bit和32 bit间进行数据转换,由CPLD进行处理逻辑和视频同步控制.系统工作时,通过对片内cache中数据区和程序区的合理分配,并使用EDMA技术进行数据传输,达到高速处理的目的.结果表明,使用内联函数和线性流水技术,可加快算法软件的执行速度,实现了25帧/s的实时图像稳定处理.     

用于视频图像数据的ATA接口硬盘存储卡的设计

给出一种视频图像数据ATA接口硬盘存储卡的设计方案,系统采用模块化设计,由图像数据缓冲模块、ATA逻辑模块、ATA接口模块、主机通信模块四部分组成。图像数据缓冲模块选用CPLD加外部FIFO的组合方式来完成,使得系统与不同的外部设备配合工作时,只需要修改CPLD的程序,提高了存储卡的可靠性和可维护性;ATA逻辑模块以及ATA接口模块的功能通过FPGA实现;主机通信模块由AVR芯片配合TUSB6250芯片来共同完成,保证了存储卡具有功耗低、内部短路电路保护等优点。本文所提存储卡方案具有更低的成本,更好地兼容性,易于扩展等优势,尤其适用于视频海量数据的存储。     

嵌入式组合导航系统中高速通信链的实现

在基于DSP和FPGA的嵌入式组合导航系统中,为了满足系统的小型化、低功耗、低成本、高精度等要求, 使用一片FPGA芯片来完成系统各单元间的逻辑控制和多路异步串行口扩展,并且在其内部设计了串行口接收和发送双缓存FIFO。同时,为了减少系统完成数据输入输出任务时中断CPU的次数,在DSP内部RAM中设计了乒乓缓存器,并利用TMS320C6713的EDMA(Enhanced Direct Memory Access)功能完成FPGA内部FIFO和DSP内部RAM中乒乓缓冲器之间的数据传输。试验结果证明,此方法可以在没有CPU干预的情况下,使得多路异步串行口均能在11.52Kbit/s波特率下稳定地工作,有效提高该系统的实时性和可靠性,使得DSP更专注于导航计算。     

利用FPGA和USB总线的视频图像的采集与处理系统设计

构建了以FPGA为核心芯片的高速图像采集与处理系统,图形采集频率可达13.5 MHz. 在该系统中,采用了视频A/D芯片SAA7111A将电视信号转换成数字信号,并由FPGA作为控制器将数字信号存入SRAM中,以便进行处理,提取有用数据;系统还采用了EZUSB2131Q芯片来进行处理后的数据与PC机的传输.     

一种虚拟仪器软件的加密方法

为了保护虚拟仪器的软件不被侵权，针对基于便携式PC(Personal Computer)的虚拟仪器软件易于被复制的问题，分析了几种硬件加密方法的特点和效果，提出了采用以复杂可编程逻辑器件芯片为核心来设计加密卡，把硬件和软件结合起来进行加密的方法，并付诸实施。因此，减少了硬件故障率，节省了印制电路板的面积，降低了加密成本，通过灵活选择加密算法，并配置到加密卡芯片的办法，造成各加密卡在内部算法上不完全相同，因此增加了破解的难度，提高了对虚拟仪器软件的保护性。     

磁卡机与微机并行接口通信系统

本文介绍由作者自行设计的一种新型磁卡输入系统的硬件原理和接口软件．该系统采用并行方法将磁卡机的三态信号传送给微机，非设计者根本无法破译磁卡上的编码．接口软件用８０８８汇编语言写成，巧妙的用程序代替了一部分硬件逻辑，注重了软件与硬件的时序配合．该系统已试运行，性能稳定、可靠．     

JAVA智能卡微处理器的设计与验证

针对智能卡的应用特点 ,设计了一种流水线型 Java微处理器。使用一读一写的双口 RAM作为 Java堆栈 ,减小了存储资源的消耗。通过有限状态机对流水线的控制 ,在若干个时钟周期内完成了 Java智能卡虚拟机 (JCVM)的中等复杂指令的处理。提供了硬件陷阱机制 ,以支持 JCVM非常复杂和面向对象指令的软件仿真。整个设计实现了全部 16bit数据宽度的 JCVM指令和额外的扩展指令 ,用 VHDL 语言进行了行为仿真和寄存器传输级描述 ,Synopsys综合的结果为 1.3万等效门 ,在 10 MHz时钟频率下 ,通过了现场可编程门阵列的硬件验证。这个微处理器能够满足智能卡应用对微处理器成本和速度的要求     

数电实验常用芯片检测指示仪简析

数字芯片特别是74系列逻辑芯片在学生实验中更是至关重要,实验中要保证实验的效果,必须要求所用的芯片逻辑功能完整,但如果对所用芯片的各个管脚进行逐一测试,就显得十分繁琐。另外,在数字电路的维护和维修中也经常要对芯片的好坏进行检测。针对上述需要,设计了以89C52单片机为控制核心并针对74系列逻辑芯片将传统检测算法进行优化后的简单可行的芯片检测指示仪。