约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.     

减少自反馈测试硬件代价的两种方法

由被测电路自己施加测试向量的内建自测试方法把被测电路视为一种可利用的资源,而不仅仅是被测试的对象.通过将被测电路内部一些节点“反馈”连接到电路的输入端,被测电路可以在由外部加载初始测试向量之后,利用反馈顺序地产生并加载一组测试向量.对这种技术中的分组方法和反馈节点选取方法进行了改进,提出一种附加信息矩阵的面向多个特殊有向图的深度优先公共路径搜索方法和一种贪婪式反馈节点选取方法.对ISCAS85电路和MinTest测试集的仿真实验结果表明,这些方法可以有效减少硬件代价,并提高故障效率.     

软件内建自测试中的模板库及测试路径分析

软件内建自测试是一种新型的软件测试方法,该文研究了其中的模板库设计和测试路径执行的问题。首先介绍系统的模板库定义及设计,以及它的主要特点,然后介绍了一种将模板库中程序块的执行路径二叉化的方法,使生成的测试用例具有高的路径覆盖率。     

并行折叠计数器状态向量选择生成

测试模式生成对集成电路内建自测试(built-in self-test, BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter, PFC)只能实现状态向量(state vector, SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折叠计数器,采用固定的初始翻转控制向量(flip control vector, FCV),建立折叠距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折叠距离(folding distance, FD)的译码输出,控制折叠距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行“异或”运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折叠计数器可以实现n位种子对应的n+1个状态向量的选择生成,显著降低BIST确定性测试生成时间,而硬件开销与现有的并行折叠计数器相当.     

一种选择多个单元的重新播种内建自测试方法

随着集成电路技术的迅速发展,芯片的集成度越来越高,怎样对电路进行有效测试就显得越来越重要。其中内建自测试被认为是解决测试问题有效方法之一。文中提出了一种选择多个单元的重新播种BIST测试方法,实验结果表明该方法可以降低硬件开销。     

Test Time Minimization for Hybrid BIST of Core-Based Systems

This paper presents a solution to the test time minimization problem for core-based systems. We assume a hybrid BIST approach, where a test set is assembled, for each core, from pseudorandom test patterns that are generated online, and deterministic test patterns that are generated off-line and stored in the system. In this paper we propose an iterative algorithm to find the optimal combination of pseudorandom and deterministic test sets of the whole system, consisting of multiple cores, under given memory constraints, so that the total test time is minimized. Our approach employs a fast estimation methodology in order to avoid exhaustive search and to speed-up the calculation process. Experimental results have shown the efficiency of the algorithm to find near optimal solutions.     

面向存储器核的内建自测试

存储器内建自测试是当前针对嵌入式随机存储器测试的一种经济有效的途径。它实质是BIST测试算法在芯片内部的硬件实现,形成“片上BIST测试结构999作为E-RAM核与芯片系统其他逻辑电路的接口,负责控制功能,实现片上E-RAM的自动测试。根据一个实际项目,本文介绍了MBIST的整体设计过程,并针对测试开销等给出了定量和定性的讨论。     

基于BIST的NoC系统通信架构测试研究

随着片上网络(network-on-chip,NoC)体系的发展,片上网络系统的测试成为不可或缺的一部分;对NoC系统的通信架构测试研究,运用多播的方式建立片上网络通信的测试模型,创新性的把内建自测试(build-in self test,BIST)技术和改进型的MATS++算法相结合,完成对NoC系统的通信架构测试;采用Verilog语言完成测试模型的设计,并且在基于FPGA的NoC系统平台上实现了对NoC系统的通信架构的测试;实现结果表明该测试方法在面积开销增加少于4%的情况下,不仅实现了100%的故障覆盖率,而且将测试时间降低到35.2ms。     

C++类测试描述语言的设计和实现

根据一种软件可测性设计技术——软件内建自测试的实施方案,该文提出了一种针对C 类测试的测试描述语言TDL,以提高C 类测试数据的存储结构化,方便其共享和复用。重点讨论了TDL语言的核心对象和结构,并给出了一个TDL程序的实例。     

嵌入式存储器的多故障自修复方法

使用冗余行覆盖占故障总数70%的单故障,导致冗余资源的浪费.为提高冗余资源的利用率,提出一种高效的修复方案,即冗余行覆盖多故障,纠错码修复单故障.当采用码率大于1/2的纠错码修复单故障时,校验住的长度小于冗余行的长度,节约了面积开销.通过2~4×8比特静态随机存取存储器(SRAM)的自修复实验,验证了新方案的可行性.实验结果表明,与冗余行结构相比,新的修复方案可以减小面积开销,提高芯片的最大工作频率.     

软件内建自测试中的规则集设计与实现

“软件内建自测试” (Build In Self Test, BIST)是软件测试领域中的一个新概念,而其中的规则集技术则是软件内建自测试系统所提倡的一种避错技术。首先描述了规则集的定义以及原则,并给出了软件内建自测试系统中的规则集模块的实现,最后,以一个被测程序为例阐述了规则集的工作过程。     

基于FPGA的高性能可编程数据平面研究综述

可编程数据平面(PDP)一方面支持网络应用的卸载与加速, 给网络应用带来了革命性的发展机遇; 另一方面支持新协议、新服务的快速实现和部署, 促进了网络创新和演进, 是近年来网络领域的研究热点. FPGA因其通用的计算架构、丰富的片内资源和扩展接口提供了多种可编程数据平面的具体实现, 支持更广范围的应用场景. 同时, FPGA还为探索更通用的可编程数据平面抽象提供了可能. 因此, 基于FPGA的可编程数据平面受到了学术界与产业界的广泛关注. 首先分类别阐述基于FPGA的可编程数据平面(F-PDP)抽象. 接着, 介绍基于F-PDP快速构建网络应用的关键技术的研究进展. 之后, 介绍基于F-PDP的新型可编程网络设备. 此外, 从提升网络性能、构建网络测量框架以及部署网络安全应用这3个方面, 详细梳理近年来基于F-PDP的应用研究成果. 最后, 探讨F-PDP未来可能的研究趋势.     

二维测试数据压缩的优化

为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的 PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%～75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.     

ASIC设计中多重循环的自动处理方法与实现

介绍ASIC设计中多重循环的自动处理方法,说明循环加速器的基本原理,详细阐述后端设计这一主要难点,分析和论述硬件综合过程中功能单元分配、基于硬件代价的模调度、寄存器文件设计方法及数据路径生成等关键技术,并具体给出实现过程中功能模块的划分、主要数据结构及模块间接口．该技术对设计和构造高性能硬件加速器系统具有借鉴意义．     

混合定变长码的测试数据压缩方案

文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS 89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.     

程序插装技术在软件内建自测试中的应用

软件内建自测试(Build-In-Self-TestforSoftware)思想来自于硬件内建自测试。其中测试点设置是软件内建自测试系统的核心模块之一,主要借助程序插装技术收集动态测试信息和控制程序流程。该文具体讨论了插装库的设计、实现以及测试点植入被测程序的过程。     

逻辑内建自测试技术进展综述

逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用需要执行片上、板上或系统内自检,以提高整个系统的可靠性及执行远程诊断的能力。该文首先给出了常用的LBIST分类,并描述了经典的,也是工业界应用最成功的LBIST架构——使用多输入特征寄存器和并行移位序列产生器的自测试架构;其次,对国内外研究团队、研究进展进行了总结;再次,详细剖析了LBIST的基本原理、时序控制、确定性自测试设计、低功耗设计、“X”容忍等关键技术点,列举出了主流的LBIST商业工具,并逐一分析了其软件架构和技术特点;最后,讨论当前LBIST技术仍需进一步解决的问题,并进行展望。