计算机辅助制造软件功能测试方法

随着时代的进步、社会的发展,计算机应用遍布我们生活的方方面面。计算机辅助制造软件作为计算机科技的典型应用之一,近年来发展迅速,为实现传统制造业的信息化改造,提升制造业的设计水平提供了基础条件。在我们应用计算机辅助制造软件进行生产和设计时,一方面得益于软件提供的智能设计工具的便利;另一方面也对计算机辅助制造软件的功能适用性产生困惑。鉴于此,文章给出了一种面向计算机辅助制造软件的功能测试方法。提出软件总体架构设计,对架构中的设计环节进行详细阐述。该文对软件测试工作人员有一定的帮助。     

ATE功能测试码生成方法

文中简要介绍了芯片测试,对ATE功能测试码生成给出了一般性原则,同时介绍了一种针对数字电路的简易、经济的适合于任意ATE功能测试码真值表生成方法。     

一种基于V58300平台的集成电路功能测试系统设计

基于中科院微电子所自主研发的V58300硬件平台,设计实现了一种集成电路功能测试系统。该系统包含上位机与下位机两部分,通过在上位机实时更改测试系统相关I/O的定义和输入的测试向量文件,即可自动完成对各种运行频率在25 MHz及以下,I/O数量在48位及以下双列直插(DIP)封装集成电路的功能测试,实现了测试系统的通用化和低成本化。最后通过实验证明本测试系统可以有效地对相关芯片进行功能测试。     

一个集成电路计算机辅助制造系统XHCAM

文章介绍了一个适应工业化大生产，功能齐全，使用方便，低成本的集成电路计算机辅助制造系统ＸＨＣＡＭ。     

功能测试建模方法与实验验证研究

本文在国家八五重点攻关项目“测试开发系统ＴｅＤＳ”的研究成果基础上，提出了一种颓对象的集成电路功能测试建模方法，并在此基础上实现了一个可视化集成电路功能测试建模与验证系统ＦＭＶＳ。     

Functional Constraints vs. Test Compression in Scan-Based Delay Testing

We present an approach to prevent overtesting in scan-based delay test. The test data is transformed with respect to functional constraints while simultaneously keeping as many positions as possible unspecified in order to facilitate test compression. The method is independent of the employed delay fault model, ATPG algorithm and test compression technique, and it is easy to integrate into an existing flow. Experimental results emphasize the severity of overtesting in scan-based delay test. Influence of different functional constraints on the amount of the required test data and the compression efficiency is investigated. To the best of our knowledge, this is the first systematic study on the relationship between overtesting prevention and test compression.     

新一代IC-CAM系统的功能改进

文章介绍了第二代集成电路计算机辅助制造(IC-CAM)系统。该系统在第一代IC-CAM系统基础上，全面改进了操作员予系统、调度员予系统和质检员予系统，实现了控制图的自动绘制和判剐，添加了流水周期控制模块；加强了设备管理予系统功能，形成了完整的设备运行记录，并具有提示定期维护的功能；新增了厂务管理予系统，实现了厂务环境数据的自动采集。使用该IC-CAM系统后，可有效地提高生产效率和产品质量。     

Functional Fault Equivalence and Diagnostic Test Generation in Combinational Logic Circuits Using Conventional ATPG

Fault equivalence is an essential concept in digital design with significance in fault diagnosis, diagnostic test generation, testability analysis and logic synthesis. In this paper, an efficient algorithm to check whether two faults are equivalent is presented. If they are not equivalent, the algorithm returns a test vector that distinguishes them. The proposed approach is complete since for every pair of faults it either proves equivalence or it returns a distinguishing vector. The advantage of the approach lies in its practicality since it uses conventional ATPG and it automatically benefits from advances in the field. Experiments on ISCAS’85 and full-scan ISCAS’89 circuits demonstrate the competitiveness of the method and measure the performance of simulation for fault equivalence.     

数字电路测试生成的基本算法

计算机辅助测试（CAT）工具有助于数字电路测试的自动化，这主要是由于使用了有效的算法和相应的软件结构。文章主要介绍了测试生成领域有重大影响的基本要领和算法。     

基于模块化结构的N位加法器的测试生成

针对单个ｓｔｕｃｋ－ａｔ故障，研究了Ｎ位加法器的测试矢量生成问题，对于行波进位加法器，只需８个测试矢量就可得到１００％的故障覆盖率；对于Ｎ位先行进位加法器，只需Ｎ＾２＋２Ｎ＋３个测试矢量即可得到１００％的故障覆盖率。     

组合电路功能级测试生成的临界二元树方法

本文描述了电路基于呆滞型故障模型的功能级测试生成的概念及临界二元树用于功能级温度生成的方法，提出了一种新的临界输入动态识别方法，以求获得较小的ＣＢＴ规模，加速测试生成过程。     

Testing the Local Interconnect Resources of SRAM-Based FPGA's

This paper addresses the problem of testing the configurable modules used in the local interconnect of SRAM-based FPGAs. First, it is demonstrated that a n address bit Configurable Interface Multiplexer requires N = 2 ⁿ test configurations considering a stuck-at as well as a functional fault model. Second, a logic cell with a set of k input Configurable Interface Modules with n address bits is analyzed and it is proven that the set of CIMs can be tested in parallel making the number of required test configurations equal to N = 2 ⁿ . Third, it is shown that the complete circuit i.e. a m × m array of sets of k Configurable Interface Multiplexers with n address bits can be tested with only N = 2 ⁿ test configurations using the XOR tree and shift register structures.     

数字电路的高层测试技术及其发展

简要介绍了数字VLSI电路高层测试的概念,主要的高层测试方法,高层测试中所采用的故障模型及其与门级stuck-at故障的对应关系;并展望了高层测试技术的发展趋势。