CMOS运算放大器的辐照和退火行为

介绍了CMOS运算放大器电路经电离辐照后 ,在不同偏置及不同退火温度下 ,运放整体性能参数、电路内部单管特性及功能单元电路的节点电流、电压的变化规律 ,分析了引起运放辐照后继续损伤退化的基本原因 .结果显示 ,运放电路辐照后的退火行为与偏置及温度均有较大的依赖关系 ,而这种关系与辐照感生的氧化物电荷和Si/SiO2 界面态密度的增长与退火直接相关     

OP07运算放大器的电离辐射损伤和退火特性研究

对ＴＴＬ双极运算放大器的ＯＰ０７进行了＾６０Ｃｏγ和１ＭｅＶ及１．５ＭｅＶ电子电离辐实验，研究了ＯＰ０７的电离辐射响应特性和抗总量辐射水平，并通过研究其电离辐照第三参数辐照后在室温和１００℃高温条件下随时间的变化关系，分析了在电离辐射环境中双极运算放大器的损伤机制及参数失效机理，为该类器件在卫星等电离辐射环境下的可靠应用，提供实验依据。     

CMOS运算放大器的电子和~(60)COγ辐照效应及退火特性

研究了LF7650CMOS运算放大器电路在1MeV电子和~60Coγ两种不同辐射环境中的响应特性及变化规律，并通过对其电高辐照敏感参数，辐照后在室温和100℃高温条件下，随时间变化关系的分析，探讨了引起电参数失效的机理。结果表明，由于电离辐射产生的界面态增加，引起的多数载流子迁移率的减小，导致MOSFET跨导的下降，是造成CMOS运算放大器电路失效的主要机制，也是引起1MeV电子辐照的损伤敏感度明显大于~60Coγ射线的原因所在。     

CMOS运算放大器和电压比较器

ＣＭＯＳ运算放大器和电压比较器曾庆贵根据被处理信号的性质，集成电路有数字集成电路和模拟集成电路之分。数字集成电路又称逻辑电路，是指能够对数字信号进行算术或逻辑运算的电路，如门电路、触发器、计数器和寄存器等；而模拟集成电路是对模拟信号（即连续变化的信号...     

CMOS运算放大器电离辐照的后损伤效应

介绍了CMOS运算放大器经60CoY辐照及辐照后在不同温度下随时间变化的实验结果，并通过对差分对单管特性和电路内部各单元电路损伤退化的分析，探讨了引起电路“后损伤”效应的原因。结果表明，由辐照感生的氧化物电荷和界面态的消长及差分对管的不匹配，是造成电路继续损伤劣化的根本原因。对于CMOS运算放大器电路，在抑制辐照感生的氧化物电荷和界面态增长的同时，改善电路间的对称性和匹配性，对提高电路的抗辐射能力是至关重要的。     

一种CMOS电流型运算放大器

本文描述一种全差动输入、差动输出的电流型运算放大器（ＣＯＡ）。该放大器采用三个第二代电流转换器（ＣＣＩＩ）作为基本单元部件。在全对称电流型反馈放大器中能提供恒定的增益－带宽乘积或者在互阻抗反馈放大器中提供恒定带宽。该放大器的增益－带宽乘积为３ＭＨｚ，失调电流为０．８μＡ（信号范围±７００μＡ），理论上转换速率极大。此放大器采用２．４μｍ标准ＣＭＯＳ工艺实现。     

不同结构CMOS运算放大器电路的电离辐射效应

介绍了在相同工艺条件下,N沟和P沟输入两种不同结构CMOS运算放大器电路的电离辐照响应规律及各子电路对电特性的影响情况.结果表明:由辐照感生的氧化物电荷引起的N沟镜像负载的不对称是导致P沟输入运放电特性衰降的主要机制;而由氧化物电荷和界面态引起的N沟差分对的漏电增大则是造成N沟输入运放电路性能变差的主要原因.     

一种轨至轨CMOS运算放大器的设计

采用华虹NEC0．35μml P2M工艺，设计了一种利用比例电流镜控制的恒跨导R2R输入级及AB类控制输出级的运放结构。仿真结果表明，在2．5V共模输入电压，10pF负载电容和1M负载电阻并联时取得了56dB开环电压增益，60°相位裕度和2．4MHz的单位增益带宽。     

不同结构CMOS运算放大器电路的电离辐射效应

介绍了在相同工艺条件下 ,N沟和 P沟输入两种不同结构 CMOS运算放大器电路的电离辐照响应规律及各子电路对电特性的影响情况 .结果表明 :由辐照感生的氧化物电荷引起的N沟镜像负载的不对称是导致 P沟输入运放电特性衰降的主要机制 ;而由氧化物电荷和界面态引起的 N沟差分对的漏电增大则是造成 N沟输入运放电路性能变差的主要原因     

High-Speed CMOS Sample-and-Hold Amplifier

A newly designed sample-and-hold(S/H) integrated circuit based on the 1.5 micron N-well CMOS technology for 8-bit high-speed analog to digital converter is described. It can realize the 40-MHz sampling rate and 8-bit resolution. The good performance of S/H circuit benefits from the use of a newly designed regulated cascode operator amplifier, which has a DC gain of 140-dB, unity-gain bandwidth of 407-MHz, phase margin of 53 degree and power consumption of 90mW. It is superior to the operator amplifier of 60-dB, 107-MHz, 13 degree, and 33mW respectively, which is used in the similar S/H circuit based on the 0. 8 micron technology and designed by Michio Yotsuyanagi.     

一种双频段CMOS低噪声放大器

描述了一个可同时处理输入信号在937.5 MHz和408 MHz频段,应用于数字对讲机射频前端的双频段CMOS低噪声放大器(LNA)。所有的输入输出都被匹配到50Ω。芯片采用0.18μmCMOS工艺制造。仿真结果显示,在1.5 V供电电压下,937.5 MHz时,LNA的噪声系数、功率增益和偏置电流分别为0.92 dB、19.0 dB和6.0 mA;408 MHz时,分别为0.72 dB、20.9 dB和3.0 mA。据笔者所知,这是首个可以处理频率低至408 MHz信号的双频段CMOS低噪声放大器。     

High-Speed CMOS Sample-and-Hold Amplifier

The sample-and-hold (S/ H) circuit is a key module for many applications[1 ] totransform a continuous time signal into discrete one. In analog to digital (A/ D)converters,the front-end of the S/ H amplifier must be of both high speed...     

一种高增益低功耗CMOS LNA设计

采用TSMC0.18μmCMOS工艺,利用ADS2008软件仿真,设计了一种高增益的CMOS低噪声放大器。与传统的共源共栅结构相比,该电路在晶体管M3的栅源极处并入电容C1,以增加系统抗干扰能力;并在级间引入一并联电感和电容与寄生电容谐振,以提高增益。仿真结果表明,在2.4 GHz工作频率下,该电路的增益大于20 dB,噪声系数小于1 dB,工作电压为1.5 V,功耗小于5 mW,且输入输出阻抗匹配良好。     

心电图机专用IC－CMOS低噪声前置放大器的设计

ＣＭＯＳ低噪声、低漂移、低失调运放是为＂心电图机专用集成电路＂而设计的，要求具有高输入阻抗、高ＣＭＲＲ、低漂移、低失调、尤其是低的１／ｆ噪声。ＣＭＯＳ器件与双极型器件和ＪＦＥＴ器件相比，通常有较大的１／ｆ噪声电压。由于采用特殊的设计技术，使我们研制的ＣＭＯＳ运放具有较低的１／ｆ噪声，且功耗较低。经研制及投片，实例得０．０５Ｈｚ～２５０Ｈｚ等效输入噪声电压峰峰值小于２．５μＶ，±２．５Ｖ到±１０Ｖ电源电压下输入失调小于１ｍＶ，共模抑制比１１０ｄＢ以上，完全达到设计指标。该运放可广泛用于生物医学电子学及其他需要低噪声运放的场合，在±２．５Ｖ工作时亦可作为微功耗运放使用。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种100 MHz采样频率CMOS采样/保持电路

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差;电路的采样频率达到100 MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库,对整体电路和分块电路进行了性能分析和仿真。     

A CMOS Tunable Transimpedance Amplifier

A tunable transimpedance amplifier (TIA) is presented in this letter. By incorporating a mechanism for gain and bandwidth tuning, the TIA can be adjusted to achieve optimum circuit performance with a lowest bit-error-rate (BER) for high-speed applications. The proposed circuit is implemented in a 0.18-mum CMOS process. Consuming a dc power of 34mW from a 2.0-V supply voltage, the fabricated TIA exhibits a variable -3-dB bandwidth from 3.9 to 7.6GHz while maintaining a transimpedance gain of 52dBOmega. With a 7.5-Gb/s 2³¹-1 pseudo-random bit sequence, the measured input sensitivity of the TIA is -19 dBm at a BER of 10^-12