赛灵思共同创始人Ross Freeman因发明FPGA荣登2009美国发明家名人堂

2009年2月18日，全球可编程逻辑解决方案领导厂商赛灵思公司宣布，赛灵思共同创始人之一Ross Freeman因发明现场可编程门阵列（FPGA）荣登2009美国发明家名人堂。FPGA是一种可配置的电子线路，内含可配置逻辑元件和可配置互联元件。美国发明家名人堂是美国知名的非盈利性机构，其宗旨是奖励和推动创新和发明。每年都有一批新的发明家入选名人堂，以奖励他们的专利发明为人类、     

现场可编程门阵列的供电

现场可编程门阵列（FPGA）是一种可编程逻辑器件,由成千上万个完全相同的可编程逻辑单元组成,周围是输入,输出单元构成的外设。制造完成后,FPGA可以在工作现场编程,以便实现特定的设计功能。典型设计工作包括指定各单元的简单逻辑功能,并选择性地闭合互连矩阵中的一些开关。为确保正常工作,     

一种采用四/五输入可配置查找表结构和优化进位链的新型FPGA

本文提出了一种FPGA可编程逻辑单元中新型的查找表结构和进位链结构。查找表被设计为同时支持四输入和五输入的结构,可根据用户需要进行配置,且不增加使用的互连资源;在新型的进位链中针对关键路径进行了优化。最后在可配置逻辑单元中插入了新设计的可配置扫描链。该可编程逻辑单元电路采用0.13μm 1P8M 1.2/2.5/3.3V Logic CMOS工艺制造。测试结果显示可正确实现四/五输入查找表功能,且进位链传播前级进位的速度在同一工艺下较传统进位链结构提高了约3倍,同时整个可编程逻辑单元的面积较之前增大了72.5%。结果还显示,本文设计的FPGA在仅使用四输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4/Virtex 5/Virtex 6/Virtex 7系列FPGA;在仅使用五输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4系列FPGA。     

满足应用和发展的需求,XILINX推出多项FPGA最新产品

现场可编程门阵列(FPGA)由掩模可编程门阵列(MPGA)和可编程逻辑器件(PLD)两者演变而来并将它们的特性结合在一起,因此FPGA既有门阵列的高逻辑密度和通用性,又有可编程逻辑器件的用户可编程特性.它通常由布线资源围绕的可编程逻辑单元构成阵列,又由可编程I/O单元围绕阵列构成整个芯片,排成阵列的逻辑单元由布线通道中的可编程内连线连结起来实现一定的逻辑功能.对于ASIC设计来说,采用FPGA在实现小型化、集成化和高可靠性的同时,减少了风险,降低了成本,缩短了周期.这些特点使FPGA近年来发展迅速.Xilinx公司为适应各种应用的需要,在1995年推出多个新产品系列,如有双口RAM的XC4000E,大容量低成本的XC5200系列,反熔丝型门海结构的XC8100系列和可再配置协处理器的XC6200系列等,以及XACT6.0开发系统,由此也可看出FPGA的发展势头.本文以XC8100系列为主对其新产品作一介绍.     

可编程逻辑器件的历程与发展

可编程逻辑器件逐渐成为微电子技术发展的主要方向,文章概述了可编程逻辑器件（PLD）的分类、发展历史与发展现状。现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）是可编程逻辑器件技术按其内部结构不同延伸出的两个分支,文中讨论了它们各自的优缺点,并对它们作了比较。文中特别介绍了FPGA产品的主要生产厂家,以及四大厂家各自产品的应用领域,分别给出了Xilinx公司和ALTERA公司FPGA产品的谱图,最后展望了FPGA产品的未来发展趋势。     

基于Flash和CPLD实现FPGA的配置

从传统的现场可编程门阵列（FPGA）配置方法入手，重点介绍了通过复杂可编程逻辑器件设备（CPLD）和片外Flash实现FPGA配置的方法，并给出了系统设计方案、硬件框图和软件流程图。     

基于DSP的FPGA动态重构系统研究与设计

为了提高现场可编程门阵列（FPGA）的资源利用率,在介绍FPGA重构技术的原理和分类的基础上,讨论了Virtex-4系列FPGA的配置原理和动态重构的方法,并设计出数字信号处理器（DSP）配置FPGA的硬件方案来实现可重构系统。FPGA采用SelectMAP配置方式,实现配置逻辑的快速重构和局部动态重构,最后根据Virtex-4的配置流程和时序关系,给出了可重构系统配置的软件流程。经实验测试,该系统稳定可靠,可在1 s内完成5 Mbyte配置程序的动态重构。     

一种基于AND-LUT的混合FPGA结构

提出了一种混合FPGA新结构--新颖的AND-LUT阵列结构.其创新之处在于由可编程逻辑簇(Cluster)和相关的连接盒(CB)组成的可编程逻辑单元片(Tile)可以根据应用需要灵活地配置成PLA或LUT,前者较适合于高扇入逻辑,后者较适合于低扇入逻辑.因此,结合两者优点的新颖AND-LUT阵列结构在实现各种输入的用户逻辑时都能保持很好的逻辑利用率.MCNC电路测试结果进一步表明,同一逻辑电路在文中提出的混合FPGA新结构中实现与在基于LUT的对称FPGA结构中实现相比,面积平均可节省46%,因而大大提高了FPGA器件的逻辑利用率.     

一种基于AND-LUT的混合FPGA结构

提出了一种混合FPGA新结构--新颖的AND-LUT阵列结构.其创新之处在于由可编程逻辑簇(Cluster)和相关的连接盒(CB)组成的可编程逻辑单元片(Tile)可以根据应用需要灵活地配置成PLA或LUT,前者较适合于高扇入逻辑,后者较适合于低扇入逻辑.因此,结合两者优点的新颖AND-LUT阵列结构在实现各种输入的用户逻辑时都能保持很好的逻辑利用率.MCNC电路测试结果进一步表明,同一逻辑电路在文中提出的混合FPGA新结构中实现与在基于LUT的对称FPGA结构中实现相比,面积平均可节省46%,因而大大提高了FPGA器件的逻辑利用率.     

一种基于单片机的FPGA并行配置的实现

讨论了基于SRAM技术的FPGA可编程逻辑器件的配置方法,并以Altera公司FLEX 10K系列器件为例,提出了一种利用单片机对可编程逻辑器件进行被动并行配置(PPA)方案。该方案速度快、简单易行、便于实现,能在系统复位或上电时自动对器件编程,有效的解决了基于SRAM的FPGA器件掉电易失性的问题。该方法可以广泛应用于很多领域。     

Application of Global Dynamic Reconfiguration in Artificial Neural Network System based on Field Programmable Gate Array

Presented is a global dynamic reconfiguration design of an artificial neural network based on field programmable gate array （FPGA）. Discussed are the dynamic reconfiguration principles and methods. Proposed is a global dynamic reconfiguration scheme using Xilinx FPGA and platform flash. Using the revision capabilities of Xilinx XCF32P platform flash, an artificial neural network based on Xilinx XC2V30P Virtex-Ⅱ can be reconfigured dynamically from back propagation （BP） learning algorithms to BP network testing algorithms. The experimental results indicate that the scheme is feasible, and that, using dynamic reconfiguration technology, FPGA resource utilization can be reduced remarkably.     

A Fast Modified CORDIC—Implementation of Radial Basis Neural Networks

This paper describes how the real-time bandwidth of a radial basis neural network (RBNN) can be improved by the use of a field programmable gate array (FPGA). Accelerated performance is gained by moving the time-consuming RBNN exponential calculations from a general purpose processor to a dedicated FPGA that implements an optimized CORDIC-algorithm. The design methodology is presented and illustrated with a speech recognition application.     

基于SRAM配置技术的FPGA测试方法研究

在FPGA的设计生产过程中,FPGA的测试是一个至关重要的环节.分析了基于SRAM配置技术的FPGA的结构组成及FPGA的基本测试方法.针对6000门可编程资源的FPGA,提出了一种基于阵列和长线线与测试CLB以及采用总线测试开关矩阵相结合的方法.该方法较利用与门或门传递错误信息的所需测试配置次数减少了一半,从而加快了测试速度.     

卷积神经网络的FPGA并行加速设计与实现

为提高目前硬件设备上运行卷积神经网络的速度和能效,针对主流的卷积神经网络提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的流水线并行加速方案,设计优化了数据存储模块、卷积计算模块、池化模块以及全连接模块,结合高层次综合技术构建了基于FP GA的卷积神经网络基本单元.为了降低加速系统的硬件开销,在保证卷积神经网络精度损失很小的前提下,采用数据量化的方式将网络参数从32位浮点数转化为16位定点数.系统测试使用MNIST数据集和CIFAR-10数据集,实验结果显示,所提出的卷积神经网络FPGA加速具有更快的识别效果,并且该方案在资源和功耗较少的情况下可以提供更好的性能,同时能够高效地利用FP GA上的硬件资源.     

FPGA在航天遥感器中的应用

现场可编程门阵列（Field programmable gatearray,FPGA）是一种可编程逻辑器件,设计方便、便于修改、功能便于扩展,极大地提高了电子系统设计的灵活性和通用性,被广泛地应用在通信、航空航天和汽车电子等诸多领域。本文分析FPGA结构原理的同时,对FPGA在航天及空间电子系统中的应用进行了总结。指出了航天应用对FPGA的可靠性要求,对相关可靠性设计技术进行了总结,并对航天应用FPGA及其可靠性设计技术的发展进行了展望。     

Architecture level optimization of 3-dimensional tree-based FPGA

We describe a methodology to design and optimize Three-dimensional (3D) Tree-based FPGA by introducing a break-point at particular tree level interconnect to optimize the speed, area, and power consumption. The ability of the design flow to decide a horizontal or vertical network break-point based on design specifications is a defining feature of our design methodology. The vertical partitioning is organized in such a way to balance the placement of logic blocks and switch blocks into multiple tiers while the horizontal partitioning optimizes the interconnect delay by segregating the logic blocks and programmable interconnect resources into multiple tiers to build a 3D stacked Tree-based FPGA. We finally evaluate the effect of Look-Up-Table (LUT) size, cluster size, speed, area and power consumption of the proposed 3D Tree-based FPGA using our home grown experimental flow and show that the horizontal partitioned 3D stacked Tree-based FPGA with LUT and cluster sizes equal to 4 has the best area-delay product to design and manufacture 3D Tree-based FPGA.     

用于机群系统的高速光互连网络接口卡设计

本文在已设计完成的用于计算机点到虚拟并行互连的光互连链路基础上,用现场可编程门阵列（ＦＰＧＡ）器件实现了数据的寻址和转发,设计完成了具有硬件器由功能的光互连环网的网络接口卡。该网络接口卡的旁路数据转发延迟为２１０ｎｓ,目的结点的数据接收处理延迟为３５０ｎｓ。     

Design and implementation of a delay-optimized universal programmable routing circuit for FPGAs

This paper presents a universal field programmable gate array (FPGA) programmable routing circuit,focusing primarily on a delay optimization. Under the precondition of the routing resource's flexibility and routability, the number of programmable interconnect points (PIP) is reduced, and a multiplexer (MUX) plus a BUFFER structure is adopted as the programmable switch. Also, the method of offset lines and the method of complementary hanged end-lines are applied to the TILE routing circuit and the I/O routing circuit, respectively. All of the above features ensure that the whole FPGA chip is highly repeatable, and the signal delay is uniform and predictable over the total chip. Meanwhile, the BUFFER driver is optimized to decrease the signal delay by up to 5%. The proposed routing circuit is applied to the Fudan programmable device (FDP) FPGA, which has been taped out with an SMIC 0.18-μm logic 1P6M process. The test result shows that the programmable routing resource works correctly, and the signal delay over the chip is highly uniform and predictable.     

一种FPGA中BRAM36k的设计方法

BRAM以阵列的方式排布于FPGA内部,是FPGA实现各种存储功能的主要部分。FPGA通过BRAM以及可编程逻辑资源给用户提供各种不同的存储资源。介绍了FPGA其中可编程存储模块BRAM36k的具体功能以及实现方法。该模块支持多种地址和数据位宽纵横比组合、多种读接口和写接口数据带宽转换,支持奇偶校验bit写入和读出。最后对模块的功能进行了功能级仿真验证,仿真结果符合预期设计目标。     

基于全可编程SOC的高速红外成像系统设计研究

针对传统嵌入式系统难以处理和显示高速大数据量的红外图像的问题,介绍了基于Xilinx公司集成了双核ARM和FPGA的全可编程Zynq SOC的高速红外成像系统,其FPGA实现探测器图像采集、非均匀校正、VDMA视频流传输等功能,ARM处理器运行Linux系统,完成通过USB WiFi或千兆以太网的网络视频传输。实验结果显示该系统能够实现高速率、高分辨率的红外成像,功耗低,结构简单,通用性强。