新一代RISC微处理器的技术特征与趋向

从流水线技术，指令调度技术，Ｃａｃｈｅ设计技术及多媒体支持等方面详细讨论新一代ＲＩＳＣ微处理器的技术特征，并简要论述ＲＩＳＣ微处理器的发展趋向。     

高性能微处理器发展浅析

高性能微处理器体现了计算机技术的主要发展趋势，本文将介绍其发展现状，并通过分析高性能微处理器的技术特点，展望其未来的发展动向。     

VLIW微处理器特征与编译技术支持

VLIW是一种早已出现但一直未能广泛使用而现今又被重新重点研究的微处理器设计思想与技术，它跟超标量技术一样支持每周期执行多条指令，但并行度更高。本文将详细介绍VLIW的概念及其发展历程，讨论VLIW微处理器的特征与所需的编译技术支持，并与超标量微处理器进行比较分析。     

超标量与超流水线混合结构微处理器Pentium

CISC与RISC相结合、超标量与超流水线相结合的Pentium微处理器是Intel80x86系列微处理器的最新升级换代产品。本文在简要介绍其设计特色与内部单元结构的基础上，分别讨论Pentium微处理器的超标量整数处理单元、超流水线浮点处理单元、分离型Cache、指令集与指令预取等主要模块的设计原理与实际性能，并指出其应用前景。     

P6微处理器技术漫谈

该文介绍了Intel公司最新一代微处理器P6的设计思想和创新技术,对P6的各个处理单元以及流水线技术作了详细分析。     

高性能微处理器设计技术

最近几年，微处理器设计技术迅速发展，高性能微处理器已经成为当代各类计算机系统的主要支柱。本文首先简要回顾微处理器的发展过程，然后着重介绍微处理器的设计技术，接着概述微处理器的应用，最后介绍国内情况并提出几点看法。     

先进微处理器体系结构及其发展趋势

为了进一步提高微处理器性能,提出了多种新颖的体系结构,如多核、流处理、PIM、可重构、多态等.这些新的体系结构从不同角度对微处理器发展中的问题提出了解决方法.概述了这些体系结构的特点,并对未来体系结构的发展趋势进行了预测.     

ARM微处理器体系结构及其嵌入式SOC

嵌入式微处理器是体系结构研究领域的一个热点，文章从微处理器设计者的角度出发，对在嵌入式系统当中应用广泛的32位ARM微处理器系列的体系结构作了研究和探讨，简要介绍了3种当前市场上流行的、典型的基于ARM的SOC芯片。     

VLIW体系结构微处理器的控制流分析与其模拟软件设计

本文在研究超长指令字（VLIW）体系结构的基础上,总结了VLIW体系结构的指令结构特征、处理器结构特征和执行特征,通过比较VLIW体系结构微处理器模拟器的两种设计方案,选定以结构为基础设计模拟器的方案,并解决了模拟的设计难点－串并行冲突的问题。     

最新ILP微处理器的设计特点及分析

文章综述了指令级并行（ILP）微处理器的特点,着重介绍了第七代X86、Itanium、E2K等ILP微处理器的体系结构和所采用的新技术,分析了它们各自的特点和问题,并对ILP微处理器的发展方向进行了探讨。     

现代微处理器的中断处理技术

本文人中断的精确性，中断处理系统的实现方式，各类中断处理硬件等方面详细介绍现代微处理器中所采用的各种中断处理策略和硬件实现技术，并结合十种微处理器的中断处理实现，讨论中断处理的各个阶段中所能采用的策略与技术。     

64位微处理器系统技术的今天和明天

系统地综合分析了全64位体系结构微处理器技术的新进展，并对其在今后15年（1996－2010年）期间的发展趋向，进行了多方位的展望。     

新一代传感技术中的微处理器

随着SMART传感器应用领域的日益扩大,人们对微处理器在新一代传感技术中的应用有着非常浓厚的兴趣。本文与读者共同探讨如何利用微处理器使传感器系统的成本更低而功能更全。     

HP PA7100微处理器的体系结构

该文分析了ＨＰ ＰＡ７１００微处理器的体系结构，对其指令执行机制，缓存器命中优化，多处理机制和图形处理等方面的特点作了较为详细的介绍。     

VLIW技术的最新发展

作为一种有效提高指令级并行度的方法，超长指令字（VLIW）体系结构被看做RISC技术的自然延伸，VLIW体系结构通过编译器静脉调度发掘程序中潜在的并行性，从而有效地降低了硬件复杂度，该文结合Intel公司的IA-64体系结构与Transmeta公司的Crusoe苡片介绍VLIW技术的一些最新发展，并通过IBM的Tree-VLIW结构探讨VLIW处理器目标代码的兼容性问题。     

一种高性能分簇式超标量微处理器结构

随着超标量微处理器指令发射宽度的增大,流水线中各个部件的硬件复杂度以及连线长度迅速增加,特别是当工艺线宽越来越小时,连线延迟成为阻碍处理器性能提高的瓶颈。我们提出了一种分簇式超标量处理器结构,在维持发射宽度不变的前提下能够有效降低硬件复杂度,缩短连线长度,减小延迟时间。通过对该分簇的处理器进行模拟并估算它们的物理寄存器组的延迟和面积,我们发现,对于2×4分簇结构,在寄存器组面积减少12%的同时,处理器性能至少可获得16%的提升。