异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功.     

一种基于斯坦福RRAM模型的参数提取方法

阻变随机存取存储器(RRAM)是一种新型非易失性存储器件,比主流的闪存(Flash)器件具有更快的读/写速度、更低的编程电压和功耗。然而由于工艺不成熟等因素,RRAM准确的器件模型需要在已有的斯坦福物理模型基础上,对多达6个曲线拟合参数反复进行调整,具有一定的建模难度。提出了一种简并参数的建模方法,通过器件实测数据计算出其中4个曲线拟合参数I₀、g₀、γ₀、β。该方法大大降低了将物理模型适配为实际模型的建模难度,且由于基于实测数据,该建模方法理论上对不同工艺具有适配性。最后在不同工艺条件下制作了基于HfO_x材料的RRAM器件,并验证了该方法的有效性、先进性和准确性。     

RRAM的氧空位与金属细丝机制SPM的比较

应用扫描探针显微镜(SPM)技术实现了氧化物阻变薄膜局部区域高低阻态的互相转变。通过电激励、编程和擦除等操作,控制细丝的产生和断裂,实现了阻变薄膜局域的重复编程/擦除操作。用该方法分别研究了氧空位机制与金属导电细丝机制的氧化物薄膜的阻变特性,对两种机制做了对比研究。结果表明:在阻变存储器(RRAM)中氧空位机制在导电细丝和数据密度方面要高于金属细丝机制。同时,金属细丝机制阻变薄膜部分区域因编程/擦除操作发生了永久性形貌变化,可能对阻变器件的电极产生永久性破坏,这说明氧空位机制阻变薄膜在未来的高密度存储上具有较好的应用前景。     

On-Chip SRAM内建自测试及其算法的研究

具体研究on-Chip SRAM的内建自测试及其算法.在引入嵌入式存储器内建自测试的基础上,详细分析on-Chip SRAM内建自测试的具体实现方法,反映出内建自测试对于简化测试程序和缩短测试时间,从而降低测试成本的重要性.详细描述在测试on-Chip SRAM时常用的算法,并具体分析非传统性测试算法——Hammer算法和Retention算法.     

STT-MRAM存储器的故障测试设计

自旋转移矩的随机存储器（Spin Transfer Torque Magnetic Random Access Memory, STT-MRAM）以其非易失性、读写速度快、数据保持时间长、完全兼容CMOS(Complementary Metal Oxide Semiconductor)工艺等优势在新型存储器中脱颖而出.随着其产业化的投入暴增和应用规模的扩大,STT-MRAM存储器产品的质量和可靠性测试十分必要.当前,最常用的March测试算法在对STT-MRAM的性能进行验证时,存在测试复杂度与故障覆盖率两者不匹配的难题.针对于此,从STT-MRAM的制造缺陷形成和分类出发,将部分针孔故障的表现形式,采用March敏化的方式检测,并基于此类故障类型,提出了一种高故障覆盖率的March CM测试算法,根据此算法设计相应的内建自测试（Build-In Self-Testing, BIST）电路.仿真验证及对STT-MRAM的板级测试显示这一设计达到了兼容高复杂度和高覆盖率的测试要求.     

一种基于存储器内建自测试的新型动态March算法设计

存储器作为片上系统(SoC)中最大和最重要的模块之一,它的稳定性和可靠性关乎着整个芯片能否正常工作。为了提高存储器的测试效率,该文提出一种新型动态March算法——Dynamic-RAWC。相比经典的March RAW算法,Dynamic-RAWC算法有着更良好的故障检测效果：动态故障覆盖率提高了31.3%。这个可观的效果得益于所提算法以经典的March RAW算法为基础进行优化,融入了Hammer, March C+算法的测试元素和一些新的测试元素。不同于普通March型算法的固定元素,所提算法支持用户自定义算法的执行顺序以适应不同的故障检测需求,能够动态地控制算法元素,在时间复杂度和故障覆盖率之间进行调整从而达到良好的平衡。     

一种基于存储器故障原语的March测试算法研究

研究高效率的系统故障测试算法,建立有效的嵌入式存储器测试方法,对提高芯片良品率、降低芯片生产成本,具有十分重要的意义.从存储器基本故障原语测试出发,在研究MarchLR算法的基础上,提出March LSC新算法.该算法可测试现实的连接性故障,对目前存储器的单一单元故障及耦合故障覆盖率提升到100%.采用March LSC算法,实现了内建自测试电路(MBIST).仿真实验表明,March LSC算法能很好地测试出嵌入式存储器故障,满足技术要求.研究结果具有重要的应用参考价值.     

弹性分组环专用集成电路的可测性设计

根据弹性分组环专用集成电路的具体情况,提出了相应的可测性设计(Design for Test-ability,DFT)方案,综合运用了三种DFT技术:扫描链、边界扫描测试和存储器内建自测试。介绍了三种技术的选取理由和原理,对其具体实现过程和结果进行了详细分析。DFT电路的实现大大降低了专用集成电路的测试难度,提高了故障覆盖率。     

Nb∶SrTiO3阻变单元及1T1R复合结构的电离辐射总剂量效应研究

开展了Nb∶SrTiO_(3)阻变单元及1T1R复合结构的X射线总剂量效应实验研究。结果表明,Nb∶SrTiO_(3)阻变单元在累积剂量达到10 Mrad(Si)时依然能够保持良好的阻变特性,高、低阻态未发生逻辑混乱。1T1R复合结构中的NMOS选通晶体管对电离辐射较为敏感,在栅氧化层中辐射感生氧化物陷阱电荷的作用下,NMOS器件阈值电压逐渐向负方向漂移,泄漏电流逐渐增加,进一步导致关态条件下(V_(G)=0 V)对阻变存储单元的错误读写。通过选用抗辐射加固NMOS选通晶体管,可显著提升1T1R复合结构的抗总剂量能力。     

基于RRAM延时单元的PUF设计

随着技术的发展，信息安全受到了很大挑战.物理不可克隆函数（Physically Unclonable Function，PUF）电路是一种新型的密钥生成电路，阻变存储器（Resistive Random Access Memory，RRAM）可以为其提供物理随机熵源，这使得PUF在物理上不可被攻击.但目前在基于RRAM的PUF设计方案中，RRAM延时单元的测试响应对（Challenge Response Pair，CRP）效率并不够高.本文提出一种基于RRAM延时单元的PUF结构，延时单元将RRAM的阻值输出到反向器中，形成脉冲的延迟，最后通过判决器判断两路脉冲达到顺序并编码为"0"和"1"，这就是PUF的输出位.基于RRAM延时单元，本文设计了8位、16位、32位、64位PUF，这些PUF在保证良好的随机性、稳定性、唯一性的前提下，大大提高了PUF的RRAM单元效率.实验结果表明：该设计能够有效的提高RRAM使用效率，使得PUF能够更好地防止外界的攻击.     

一种基于阻变单元特性的阻变存储器修复方案

针对新型阻变存储器(RRAM)工艺良率不高的问题,提出了一种新型的修复解决方案,该方案基于阻变单元的特殊性能,即初始状态为高阻,经过单元初始化操作过程后转变为低阻。利用这样特性的阻变单元作为错误检测位、冗余单元作为修复位,提出了三种不同的组织结构来实现修复操作。三种结构由于主存储器、检验位存储器及冗余存储器的组织方式不同,达到了不同的冗余存储器利用率。最后,通过数学分析可以证明,该方案在利用了较少冗余存储器的条件下,可以将阻变存储器的错误率普遍降低10～30倍,实现了较好的修复效果。     

基于RRAM双交叉阵列结构的三值存内逻辑电路设计

在RRAM交叉阵列结构中实现逻辑运算可以较好地解决传统冯诺依曼架构中的存储墙问题.三值逻辑相比于传统的二值逻辑,具有更少的逻辑操作数目和更快的运算速度.文中提出了一种基于RRAM双交叉阵列结构的三值存内逻辑电路设计,其中三值逻辑电路的输入与输出均通过多值RRAM的阻值表示.该结构支持两种三值逻辑门和一种二值逻辑门以提升...     

小型化收发组件结构设计

论述了一种小型化收发组件结构设计方案,在电性能、散热、环境适应性等方面进行了结构设计和分析。通过ANSYS仿真平台对组件进行了热仿真与随机力学仿真,并给出了组件在正常工作时的实测温度及随机振动试验结果,并对仿真结果进行了验证,提高了收发组件的小型化一次设计成功率。     

基于WO_x阻变材料的RRAM电路设计

采用HHNEC0.18μm标准CMOS工艺设计实现了多个1kb容量的阻变存储器电路。针对WOx阻变材料的操作特点,提出了可切换的写电路以及自调节的读参考电路,满足了单极(Unipolar)与双极(Bipolar)兼容操作需求的同时提高了读操作的成功率。引入位线限流模块解决了置位(set)过程需要字线限流的问题,进而可以实现包含‘0’和‘1’多位数据的并行写入。芯片采用高低两种电压设计,同时包含多种阵列尺寸结构的对比测试电路。     

基于忆阻器的1T1M可重构阵列结构

忆阻器(Memristor)或者阻变存储器(ReRAM)是一种具有存储和计算功能的新型非易失性存储器(NVM),可以用作存算一体(PIM)的非冯·诺依曼计算机体系架构的基础器件。针对可重构阵列处理器数据计算速度和存储速度不匹配的问题,该文采用电压阈值自适应忆阻器(VTEAM)模型,经过凌力尔特通用模拟电路仿真器(LTSPICE)仿真验证,可以实现布尔逻辑完备集。在此基础上,设计了一种1T1M忆阻器交叉阵列,具有结构简单、可重构性和高并行性的特点,利用蒙特卡罗(MC)法进行容差分析,计算精度达到0.998。该阵列与现有的先进阵列相比,能有效提升芯片的性能,降低处理延迟与能耗,可以与可重构阵列处理器结合以应对“存储墙”问题。     

基于MCU+CPLD结构的行波测距装置设计

本文详细介绍了基于MCU＋CPLD结构的故障行波测距装置的原理、结构及其特点。针对以往装置存在的测距精度较低和循环存储器死区问题，采用了MCU＋CPLD的系统结构，用集成度较高的CPLD器件重新设计了高速采集控制器和时标标定模块，消除了循环存储器死区问题，也提高了测距精度。仿真结果也验证了设计的正确性。     

基于LTCC多层基板技术的宽带T/R组件设计

介绍了一种基于低温共烧陶瓷(LTCC)多层基板工艺的宽带发射/接收(T/R)组件的设计,详细论述了组件的电路布局和装配工艺,给出了具体的测试数据。T/R组件的体积为65mm×29mm×9mm,连续波输出功率大于25W,均方根移相误差小于3°,已达到工程应用要求。     

基于AlN HTCC基板的宽带T/R组件设计

介绍了一种基于AlN HTCC基板MCM工艺的宽带(2～12 GHz)T/R组件的原理及设计方法,该T/R组件在一块AlN HTCC微波多层基板上通过焊接、胶接等工艺安装了电阻、电容、ASIC、MMIC等器件,通过对电路布局设计、HTCC性能分析、关键互联电路仿真,得到的T/R组件的主要性能为:在10 GHz工作带宽内发射功率大于8 W,接收增益大于25 dB,噪声系数小于4 dB,重量小于40 g。     

基于LTCC多层基板的X波段T/R组件小型化设计

介绍了一种适用于星载X波段相控阵雷达T/R组件的设计,新兴的LTCC多层基板技术为其小型化和轻型化提供可能。详细讨论了组件结构、装配工艺及电磁兼容优化设计,其中包括微波电路布局、接地层参数优化设计和多芯片组件的键合互连技术等。最后,给出了小尺寸轻型试验样件的实测参数,单只组件体积仅为75×22×10 mm3,重量仅为37 g,组件输出功率大于6 W。