采用标准单元的集成电路自动布图设计系统

采用标准单元方法的集成电路设计系统是一个用于专用集成电路（ＡＳＩＣ）设计的自动布图系统。本系统建有 ３ｕｍ硅栅 ＣＭＯＳ标准单元库，设计人员只要输入被设计电 路的逻辑图（或逻辑网单文件），或逻辑模拟的输入文件，该系统就自动调用所需的单元和压煤块，进行自动布局和自动布线，最后得到电路的掩膜版图。设计实例表明，该系统使半定制电路的设计过程加快，但仍保持较高的芯片密度。     

标准单元法自动布图设计系统中的布局过程

在总结了各种布局方法的基础上，结合库单元模式，采用了一种启发式方法，这种算法把复杂的二维平面布局问题转化为两个类似的较简单的一维问题，又将其划分为若干相关的布局子问题来加以解决。这种算法吸取了群法和ｍｉｎ－ｃｕｔ方法的长处，目标函数意义明确，与布国目标一致性好，布局过程清晰，有较强的全局性考虑。用ＰＡＳＣＡＬ语言完成了布局实用程序的设计，并服务于标准单元法自动布图设计系统，进行了实际电路的版图设计。     

基于等分节点法的时延驱动布局算法

提出了一个新的基于等分节点法的时延驱动布局算法．该算法基于对电路时延图的拓扑结构分析,将优化关键路径时延的问题转换成优化关键路径上单元位置的问题,通过建立优化位置单元的队列链表,采用一种新的等分节点法有效地寻找路径上单元的目标位置,从而优化路径上的线网长度,最终达到优化最长路径时延的目的．另外,启发式迭代优化方法很好地统一了以线长优化和路径时延优化为目标的布局算法．对MCNC标准单元测试电路中组合和时序电路的实验结果显示,电路经过时延驱动优化布局后的最大路径时延最多减少了31%．     

一个计算机辅助电路布图设计系统

作者研究一个在IBM PC/XT型微型计算机上实现的计算机辅助电路布图设计系统。提出了电路布图设计的数学模型;采用有向图及人机交互方法设计电路布图;讨论了该系统的功能及结构特点;并给出了某些实验结果。     

集成电路布图设计法律保护模式比较

集成电路是信息产业发展的重要基础,对集成电路进行知识产权保护已经成为各国共识。集成电路布图设计凝集成集成电路开发者的创造性智力劳动,对其进行有效的保护,可以实现对集成电路的保护。本文从集成电路布图设计的特性分析,探讨对其进行著作权法保护、专利法保护、专有权利保护等模式的优劣。     

一种有效的性能驱动布图算法

提出了一种有效的性能驱动布局和布线算法。算法自始至终考虑互连线延时对芯片时间性能的影响，以优化芯片时间性能为主要布图目标，并兼顾布线均匀和连线总长最短。算法利用选定的单元、互连线延时计算模型以及关键路径识别算法对整个芯片进行动态的延时分析，并由此得出线网（亦称互连线）权重信息以指导迭代改善布局和布线，达到优化芯片时间性能的目的。运行实例表明本算法是正确、有效的。     

论集成电路布图设计的法律保护

本文具体论述了集成电路布图设计的法律保护模式和存在的问题．以及在此基础上对专门立法保护模式下的保护范围和保护条件进行了具体分析。     

具有纯时延的系统的解耦时延参数估计

通过对纯时延的有理逼近，提出纯时延系统的一种新的解耦时延二步估计算法。     

可校准电源偏差并基于标准单元的温度传感器

提出了基于双电压点校准的温度传感器。所提出的传感器配合双电压点校准方法可以大幅度降低供电电压变化引起的温度测量误差, 且完全基于标准单元设计, 无需版图定制, 易于使用标准的数字 电路设计流程实现。实验表明, 相比之前提出的无双电压点校准的双环温度传感器, 0. 1 V 电源 电压偏差引起的误差可从90℃降低到28. 5℃。     

基于标准单元模块化放置的集成电路物理设计

在集成电路物理设计过程中,降低芯片制造成本,提高芯片性能是提高半导体产品市场竞争力最重要的因素。本文介绍了基于标准单元模块化放置的集成电路设计方法,从而减小芯片的面积,提高芯片的性能。以一款经过TSMC0.35um工艺流片验证的非接触式读卡芯片为例,对比不同方法进行芯片设计的面积、利用率、性能等,从而证明方法的可行性和有效性。     

一种通道式布图算法及SC电路版图设计系统的研究

本文描述了一种通道式布图算法及由此实现的开关电容（ＳＣ）电路的版图设计系统——ＬＩＮＧ８５。该系统采用积木块式的元胞，行陈列的模式结构。用一维相关算法按相关元胞相距最近的原则完成行布局。分解嵌入的双层布线算法把分解后的两端子网按不交叉排序关系尽可能密集且不换层次地嵌入到各走线道，同时对穿孔作进一步处理．最后进行数据转换并完成已建库元胞的装载和连接，输出完整版图。     

带障碍增强型O-Tree布图规划算法

扩展了现有的基于O-Tree的布图算法,提出了一种可以处理带障碍模块的布图算法.修改了原算法中对O-tree的扰动(perturbing)方法,扩展了算法在布图解空间中的搜索范围.修改后的算法对自由模块进行布图,并通过消除自由模块与障碍之间的重叠,得到满足障碍位置约束的布图;其时间复杂度为O(n7/2m),其中n是自由模块的数目,m是障碍的数目.布图测试电路的运行结果显示,修改后的算法比原算法可以得到更优化的布图结果.     

优化芯片面积的标准单元库改进

以深亚微CSMC M5324工艺对标准单元建库流程进行系统研究,确立一个性能好、面积相对较小的C~2MOS结构D寄存器,对其进行原理图设计优化、棍棒图绘制、版图设计验证、单元表征和LEF文件提取等操作.LED驱动控制芯片使用自行改进的C~2MOS结构D寄存器,与使用CSMC提供的标准D寄存器相比,整个芯片Core面积减少8.1%,进行MPW验证,工作正常,性能达到要求.     

一种基于标准单元芯片电源线网的静态电压降的分析方法

提出了一种对基于标准单元芯片计算其电源线网的静态电压降的分析方法.该方法通过计算每个标准单元的功耗得到其电流源模型,然后采用导线电阻模型和标准单元等效电流源模型生成电路网络,运用逐次块松弛迭代方法求解由上述网络生成的改进节点法方程.仿真结果表明,所提出的方法能与SPICE达到同样的精度,且计算速度更快,使用内存更少.     

析线性网络的时延特性

论述了线性网络的各种时延术语的意义。导出了相时延、包络时延、群时延、相截时延与网络相位特性之间的关系 ,详细推导了群时延公式 ,并简要讨论了各种时延之间的相互关系及应用问题。     

VLSI标准单元阵列布局问题的一个高效遗传算法

研究可有效处理几万至百万个单元规模VLSI标准单元阵列布局问题的遗传算法,使之能在合理的时间内获得高质量的布局结果.为了提高布局质量,针对布局的二维特性设计了新型线网交叉算子和局部搜索技术,并提出了三阶段算法框架以协调算法的全局搜索和局部搜索.为了降低算法的时间和空间复杂度,使算法可处理大规模问题,采用了交叉算子局部化和小规模种群的思想,同时使用了多种保持种群多样性的策略以提高小规模种群的进化性能.对Peko suite3、4标准测试电路的实验结果表明,基于这些策略的遗传算法是有效的.     

标准单元测试环境的CAD二维图形自动判别技术研究

针对一种标准单元模式的CAD二维图形自动评判技术进行了研究,解决了批量CAD测试图形自动打开、图形数据自动采集、评判、记录、显示、储存、查询、输出等一系列复杂问题,为CAD技术人才培训和考核提供科学的测试系统。     

时延广义网络控制系统的建模与分析

对广义网络控制系统进行建模与分析,针对传感器、控制器、执行器的驱动方式,以及系统是否存在脉冲分别建立数学模型.在建模的基础上,对一类具有短时延、传感器采用时钟驱动、控制器和执行器采用事件驱动的广义网络控制系统的因果性、能控性及能观性进行分析,给出了其具有因果性、能控、能观的充要条件.     

线性时延系统用Hermite正交多项式的最优控制

本文论述了Hermite正交多项式的性质,并引入Hermite积分运算矩阵和时延运算矩阵,将Hermite正交多项式应用于具有二次型性能指标的时延系统的最优控制。该方法将函数积分的优化转为线性代数方程的优化,因此,大大减少计算的难度,文中给出了计算实例。     

力觉临场感系统的小时延稳定性分析

从建立力觉临场感系统的时延动力学方程出发,利用差分微分方程组对力觉临场系统的时延稳定性进行分析,采用李亚普诺夫函数进行讨论,根据从机械手的动态状态自由运动状态及与环境作用状态两种情况分别进行讨论,确定了时延界限,实验结果验了时延界限的正确性。