由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

ESD保护电路

静电放电(ESD)常常是导致设备损坏的根源之一,这些设备通常安装在工厂的地面或现场。由于这种失效常常表现为其它类型的故障,因此很难找到真正的故障原因。例如在制造过程中,终检时的不合格产品往往可以追踪至一个损坏的元件或组件,经过进一步研究后会发现是OEM制造或测试中的某道工序使其遭到了ESD侵袭。     

基于ESD的芯片失效分析

提出了一种基于静电放电（ESD）的芯片可靠性测试及失效分析流程,并且以芯片静电放电测试为例详细阐述了芯片失效分析的过程与实现方法,包括电性失效分析和物理失效分析。通过专用仪器对芯片进行了静电放电测试,并利用红外微光显微镜（EMMI）及砷化镓铟微光显微镜（InGaAs）等实现芯片故障定位,从而确定芯片的失效模式与失效机理,实验证明该方法切实有效,这种失效分析的结果对优化集成电路的抗静电设计以及外部工作环境的完善都具有重要的参考意义。     

ESD与短脉冲EOS失效的微观形态分析及验证

静电放电(ESD)和过电应力(EOS)是引起芯片现场失效的最主要原因,这两种相似的失效模式使得对它们的失效机理的判断十分困难,尤其是短EOS脉冲作用时间只有几毫秒,造成的损坏与ESD损坏很相似。因此,借助扫描电子显微镜(SEM)和聚焦离子束(FIB)等成像仪器以及芯片去层处理技术分析这两种失效机理的差别非常重要。通过实例分析这两种失效的机理及微观差别,从理论角度解释ESD和EOS的失效机理,分析这两种失效在发生背景、失效位置、损坏深度和失效路径方面的差异,同时对这两种失效进行模拟验证。这种通过失效微观形态进行研究的方法,可以实现失效机理的甄别,对于提高ESD防护等级和EOS防护能力有着重要的参考作用。     

E2PROM失效故障分析

在计算机的使用中,发现E2PROM芯片出现数据丢失问题,导致计算机无法正常工作。通过对E2PROM的失效分析,其结果表明,故障的原因是芯片失效所致。经试验验证分析,确定该E2PROM器件存在芯片某流片生产批次工艺参数RRPOLY较差,影响上电复位电路的工作状态,造成部分芯片在上电过程中出现数据丢失问题。另外在E²PROM筛选中添加了非易失性测试,发现并解决了E²PROM早期失效问题。验证试验表明该措施的有效性和可行性。     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

ESD电路保护设计中的若干关键问题

兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电(ESD)问题。不仅如此,电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类:即在制造过程中的保护以及在“现实”环境中的保护。     

一种CMOS IC片上电源ESD保护电路

随着集成电路工艺的高速发展,特征尺寸越来越小,静电放电对CMOS器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分.讨论了两种常见的CMOS集成电路电源系统ESD保护电路,分析了它们的电路结构、工作原理和存在的问题,进而提出了一种改进的电源动态侦测ESD保护电路.使用HSPICE仿真验证了该电路工作的正确性,并且在一款自主芯片中使用,ESD测试通过士3000 V.     

MOS器件的ESD失效

静电放电(ESD)对半导体器件,尤其是金属氧化物半导体(MOS)器件的影响日趋凸显,而相关的研究也是备受关注.综述了静电放电机理和3种常用的放电模型,遭受ESD应力后的MOS器件失效机理,MOS器件的两种失效模式;总结了ESD潜在性失效灵敏表征参量及检测方法;并提出了相应的静电防护措施.     

CMOS电路中ESD保护结构的设计

本文研究了在CMOS工艺中I/O电路的ESD保护结构设计以及相关版图的要求,其中重点讨论了PAD到VSS电流通路的建立。     

CMOS VLSI ESD保护电路设计技术

本文对CMOSVLSI芯片ESD失效现象及其ESD事件发生机理进行了分析,介绍了CMOSVLSIESD保护电路设计技术。使用具有大电流放电性能的MOS器件构成的ESD电路,以及采用周密的版图布局布线技术,可实现良好的ESD保护性能。     

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。     

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离.     

一种CCD静电保护电路的设计

介绍了一种适用于电荷耦合器件(CCD)的静电保护电路.在对该静电保护电路工作原理分析的基础上,通过电路仿真确定了静电保护电路中MOS管的电学参数,再由半导体器件仿真确定了其工艺条件,并按此条件制作了静电保护电路.通过人体模型静电放电试验对该静电保护电路进行测试,结果表明CCD的抗静电能力由原来的不足100 V提高到450 V.     

静电（ESD）的产生和防护

静电在我们周围随处可以产生,虽然对人体影响不大,但对一些电子元器件却能产生很大影响。有多种办法可以减少甚至消除静电的影响。文中从人体、机器、材料、环境、方法五个方面来介绍了静电的防护。     

RFID的多功能ESD保护电路设计

设计了一个适用于RFID的多功能ESD保护电路，并对其工作原理和测试结果进行了论述。这个保护电路不仅能够进行传统的ESD保护。还可以避免内部电路因受到过大场强而产生的高电压造成的损坏，实现RFID限压功能．将狭义的ESD保护电路推广为广义的限压保护电路。仿真结果表明，此电路性能完全符合ISO／IEC 10373国际标准的要求。这种新的设计方法大大缩小了芯片版图面积，进而降低了芯片成本。     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。