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ESD保护电路已经成为集成电路不可或缺的组成部分,如何避免由ESD应力导致的保护电路的击穿已经成为CMOSIC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、微红外发光显示设备EMMI等的应用可以揭示ESD保护电路的失效原因及机理。文章通过对一组击穿失效的E2PROM工艺的ESD保护电路实际案例的分析和研究,介绍了几种分析工具,并且在ESD失效机制的基础上,提出了改进ESD保护电路的设计途径。 相似文献
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对CMOS电路中的ESD损伤进行了研究,建立了ESD灵敏度分类的测试,并通过实验研究了“电阻、二极管、电弧隙”输入保护网络各参数对ESD灵敏度的影响,提出了一种NPN防ESD结构,得到了ESD失效阈值电压达2000V以上的抗ESD结构。 相似文献
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针对具有低压触发特性的静电放电(electrostatic discharge,ESD)保护电路易闩锁的不足,本文结合CSMC0.6μm CMOS工艺,设计了一种可应用于ESD保护电路中的独立双阱隔离布局方案,这种方案不仅可以有效的阻断形成闩锁的CMOS器件固有纵向PNP与横向NPN晶体管的耦合,且兼容原有工艺而不增加版图面积。将此布局方案与常规保护环结构同时应用于笔者研制的具有低压快速触发特性双通路ESD保护电路中,通过流片及测试对比表明,该布局方案在不影响保护电路特性的同时,较常规保护环结构更为有效的克服了保护电路的闩锁效应,从而进一步提升了该保护电路的鲁棒性指标。本文的布局方案为次亚微米MOS ESD保护电路版图设计提供了一种新的参考依据。 相似文献
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CMOS集成电路中电源和地之间的ESD保护电路设计 总被引:3,自引:1,他引:3
讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明:在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通.因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。 相似文献
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一种新型互补电容耦合ESD保护电路 总被引:1,自引:0,他引:1
提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。 相似文献
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CMOS集成电路的ESD设计技术 总被引:4,自引:0,他引:4
于宗光 《电子产品可靠性与环境试验》2001,(2):16-21
首先论述了CMOS集成电路ESD保护的必要性 ,接着介绍了CMOS集成电路ESD保护的各种设计技术 ,包括电流分流技术、电压箝位技术、电流均衡技术、ESD设计规则、ESD注入掩膜等。采用适当的ESD保护技术 ,0 8μmCMOS集成电路的ESD能力可以达到 30 0 0V。 相似文献
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随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂,对静电的电磁场效应,如电磁干扰(EMI)及电磁兼容性(EMC)问题越来越重视.简要介绍静电放电(ESD)的产生及在集成电路工艺、器件中的防护措施,并提供了现今流行的保护电路. 相似文献
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ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。 相似文献
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深亚微米CMOS IC全芯片ESD保护技术 总被引:3,自引:0,他引:3
CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。 相似文献