一种CMOS双沿触发器的设计

基于CMOS传输门，分析了单、双沿触发器的逻辑结构，分析了一种晶体管数较少的CMOS双沿触发器，并用PSPICE程序进行了模拟，结果表明这种双沿触发器具有完整的逻辑功能，且具有结构简单，延迟时间短和数据处理能力高的优点，另外，与传统的单沿触发器相比，其功耗大约减少了61%。     

一种单锁存器CMOS静态D触发器的设计

提出了一种只使用单锁存器的ＣＭＯＳ静态Ｄ触发器结构．由于它比普通的主从型Ｄ触发器少一个锁存器,故所需的管子数少,从而节省了面积．该单锁存器型Ｄ触发器还具有对时钟上升时间不敏感的优点     

高性能半静态双边沿D触发器

在分析现有静态结构双边沿触发器和动态结构双边沿触发器优缺点的基础上,该文提出了半静态结构双边沿触发器设计。PSPICE模拟表明,新设计功能正确。与以往一些设计柏比,新设计在功耗、速度、功耗延迟秘以及减少MOS晶体管使用数目等方面都具有明显的优势,从而使新设计具有良好的综合性能。该文的另一个贡献是对双边沿触发器性能的测试方法进行了探讨,提出了测试双边沿触发器最高频率的新方法。     

CMOS可预置双边沿触发器的设计及其应用

本文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出一种基于CMOS传输门的双边沿触发器设计,并设置了它的直接预置控制端以使达到实用的要求。该触发器已用PSPICE程序模拟验证了具有完整的功能。使用该触发器设计时序系统的实例被演示。对模拟所得数据的计算结果表明,与采用相同功能的单边沿触发器的系统比较,由于工作频率减半可使采用双边沿触发器的系统功耗明显降低。     

I^2L和TTL型双边沿D触发器

本文首先提出了双边沿Ｄ触发器的系统设计方法，代替直观设计，接着用此法设计出Ｉ＾２Ｌ型和ＴＴＬ型双连沿Ｄ触发哭喊 。     

低功耗四边沿触发器设计

根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思想,本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器,消除了三值时钟的冗余跳变,从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单,既可以用于二值时序电路中也可以用于多值时序电路中。模拟结果表明,本文设计的四边沿触发器具有正确的逻辑功能且能有效地降低系统功耗。     

CMOS触发器的一种传输函数分析法

触发器是构成时序逻辑电路的存储单元和核心部件。利用开关级设计的CMOS传输函数理论和信号流图,讨论了CMOS主从D触发器的工作原理;提出了CMOS触发器的一种传输函数分析法,并给出了应用实例。可以看出,这种方法对于CMOS触发器电路分析和设计是有效且方便的。     

新型带清零的半静态D触发器芯片设计

为了提高D触发器的速度、降低功耗、缩小面积,本文对常用D触发器进行分析,综合各自优缺点,优化最高频率,设计出一款新型带清零的半静态D触发器,采用华润上华0.6μmN阱CMOS工艺,版图面积为46.500×40.350(μm)。该触发器的最高频率为356MHz,运用她构成二分频器并仿真成功。     

一种CMOS静态双沿顺序脉冲发生器的设计

提出一种基于CMOS技术的静态双沿顺序脉冲发生器结构。他是由以基于CMOS二选一选择器的电平型触发器构成的记忆单元和一个与门阵列组成的转译单元构成的。与门阵列的转译单元使顺序脉冲发生器在时钟上升沿和下降沿处均能输出移位脉冲,从而形成双沿触发的功能。仿真验证其功能正确,且根据分析该结构不仅能够节省芯片面积,还可以大大减小芯片的功耗。     

快速稳定的CMOS电荷泵电路的设计

基于交叉耦合NMOS单元,提出了一种低压、快速稳定的CMOS电荷泵电路.一个二极管连接的NMOS管与自举电容相并联,对电路进行预充电,从而改善了电荷泵电路的稳定建立特性.PMOS串联开关用于将信号传输到下一级.仿真结果表明,4级电荷泵的最大输出电压为7.41 V,建立时间为0.85 μs.     

一种高性能CMOS带隙电路的设计

文章提出一种CMOS带隙参考源（BGR）电路设计，它可以在很宽的电压范围内有效的工作，能够在12．8V，10V范围内实现稳定工作，抗干扰能力强，结构相对简单，由CMOS运放，二极管以及电阻组成，用常规的0．6um CMOS工艺制作，在模拟环境下仿真结果表明其最小工作电压为2．75V，完全能够满足锁相环设计的要求。     

低静态电流低压降CMOS线性稳压器

设计了一种100 mA低静态电流、低压降CMOS线性稳压器.通过使用与一般线性稳压器相类似的频率补偿方法,这种低压差线性稳压器获得了低静态电流,很好的电源调整率和负载调整率,以及很高的PSRR值.在0.5 μm工艺下的仿真结果表明,其消耗的静态电流只有5 μA,电源调整率和负载调整率分别为0.02 mV/V和0.002 mV/mA;在100 Hz时,其PSRR值为-90 dB,负载电容只有100 pF,可以很容易地集成到电路中.     

一种快速全差分CMOS运算放大器

文章在CSMC0．5μm／5V硅CMOS工艺模型下,设计了一种用于电表计量芯片的全差分运算放大器。该运放采用两级结构,其中第一级为折叠式共源共栅结构,第二级为PMOS输出缓冲结构。文章采用开关电容技术实现共模反馈以稳定输出共模电压,跟传统方法相比,这将能降低芯片面积及降低功耗。采用HSPICE软件对该电路进行仿真,仿真结果表明在负载电容为2pF情况下,该运算放大器具有开环增益为84．7dB、单位增益带宽达44．8MHz、相位裕度为67°、闭环小信号建立时间为39ns。     

一种高精度的CMOS带隙基准电压源

设计了一种采用0.25 μm CMOS工艺的高精度带隙基准电压源.该电路结构新颖,性能优异,其温度系数可达3×10-6/℃,电源抑制比可达75 dB.还增加了提高电源抑制比电路、启动电路和省功耗电路,以保证电路工作点正常、性能优良,并使电路的静态功耗较小.     

一种高电源抑制比CMOS运算放大器

解释了基本两级CMOS运算放大器电源抑制比(PSRR)低的原因;提出了只通过改变偏置结构来提高CMOS运算放大器PSRR的方法.采用0.35 μm标准CMOS工艺库,在Cadence环境下进行仿真,结果显示:通过改变偏置结构,运算放大器的PSRR在一个很宽的频率范围内比传统运算放大器可提高20 dB以上.     

一种基于工艺补偿的基准电流源

设计了一种应用于集成电路内部的基准电流源,采用2.5 V/0.25 μm RF CMOS工艺.在电流源设计中,由工艺产生的K'(μCox)和VTH的偏差,△KN'和△VTH,会影响基准电流Iref的精确度,在原有PTAT基准电流源的基础上给出了一种电路结构,该电路能补偿△KN'和△VTH对基准电流的影响.结果通过HSPICE仿真,经工艺分析,证明其具有良好的工艺稳定性、温度系数和电源电压抑制比.     

一种新型低压COMS四象限模拟乘法器

提出了一种采用有源衰减器和全差分电流传输器(FDCCⅡ)为核心的新型低压CMOS四象限模拟乘法器.PSPICE仿真表明,当电源电压为±1.5 V时,电路功耗小于75μW.该乘法器电路具有较好的线性输入范围,达到±1 V,当输入电压范围限于±0.8V时,非线性误差小于0.6%,-3 dB带宽约为10 MHz.     

A 0.8 V CMOS amplifier design

A low-voltage operational amplifier design in a standard CMOS process is presented for operation at ±0.4 V. The design incorporates a low voltage level shift current mirror using forward body-biased MOSFETs limited to a maximum of 0.4 V to minimize latchup and hot carrier effects. Some of the measured performances are as follows: 58 dB open-loop gain, 30 kHz bandwidth, 50° phase margin and 80 μW power dissipation and are in close agreement with the corresponding design and SPICE simulated values.