基于FPGA的CRC并行算法研究与实现

循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性.针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法.采用VHDL语言对算法完成建模与实现,并以Altera公司开发的EDA工具QuartusII8.0作为编译、仿真平台进行了仿真验证.电路的综合结果表明,该方法具有更少的资源占用量和更高的工作效率.     

一种语音端点检测电路的设计

在基于短时能量和短时过零率的双门限语音端点检测算法基础上,改进其有效语音的判断条件,采用MATLAB工具分析了改进算法的有效性。提出了基于改进算法的语音端点检测电路的设计,该设计减少了实现语音端点检测电路对硬件资源的需求。ModelSim仿真验证表明,改进后的算法有较好的实时性,在采集完一帧语音数据后第4拍给出语音有效信号。最后给出该语音检测电路的FPGA验证平台。     

基于SEC-DED的抗SEU星载MIMO检测算法

针对星载平台抗单粒子翻转(SEU)问题,提出一种基于SEC-DED思想的低开销抗SEU星载MIMO检测算法,通过对MIMO检测算法的乘积运算分割和扩展校验,实现自检错与自纠错功能。该方法以较少的资源占用率,获得系统可靠性的整体提升。     

基于FPGA的嵌入式SNMP代理设计与实现

随着网络设备的广泛应用，网络管理的需求日益增长，同时网络管理代理设计变得越来越重要。笔者基于先进的可编程器件FPGA，采用SoPC技术搭建SNMP代理系统结构，使用嵌入式操作系统μC／OS-Ⅱ实现代理的任务调度。将SNMP代理划分为mib、snrnpd算法、报文编解码和trap四个关键模块。考虑到工程实际操作系统应用环境，笔者实现了SNMPv2的代理，对于SNMPv3的实现方式，也提出了参考性建议。结果表明，配合SNMP管理站，设计能高效地实现对设备的网络管理。     

一种FPGA抗辐射布线算法设计

随着集成密度的增大以及工作电压的降低,基于SRAM的FPGA芯片更加容易受到单粒子翻转的影响。提出了一种基于通用布局布线工具VPR的抗辐射布线算法,通过改变相关布线资源节点的成本函数,来减少因单粒子翻转引起的桥接错误,并与VPR比较下板测试结果。实验结果表明,该布线算法可以使芯片的容错性能提升20%左右,并且不需要增加额外的硬件资源或引入电路冗余。     

Lorenz混沌电路的一种新型设计方法

System Generator是一种新型的基于FPGA的信号处理建模和设计工具;文章首先介绍了System Generator的主要特色和设计流程,然后基于此工具给出了Lorenz混沌电路设计的一种新方案并将此方案在FPGA上得以实现,实验结果表明该方法具有操作简单、设计灵活、效率高等优点,最后给出了实验结果在保密通信领域的一个应用实例。     

FastPRO平台在SOPC设计中的应用

随着微电子工艺的发展,集成电路设计已经进入了SoC时代,而嵌入式系统的芯片设计技术也在经历着一次又一次的技术更新。一方面,虽然ASIC的成本很低,但设计周期长,投入费用高,风险大;另一方面,随着现场可编程门阵列集成度和速度的不断提高,再加上可编程逻辑器件的设计灵活性,片上可编程系统(SOPC)技术应运而生。本文借助FastPRO片上可编程系统平台快速完成了基于ARM7TDMI的车载微控制器的硬件系统的构建,并在此基础上完成了此微控制器的FPGA原型验证和μC/OS-II的移植,使较早的进行软件开发成为可能。     

一种基于FPGA的高集成度技术研究设计

综合核心处理机作为新综合化航空电子系统的核心,在航电系统中占有极重要的地位。综合核心处理机执行主要的航电处理任务,需要具有强大的处理能力,同时受到空间的限制,必须具有十分小的体积,于是对综合核心处理机提出了高性能和高集成度的要求。SoC技术是实现高集成度技术的关键,FPGA技术也可以实现高集成度技术。介绍了一种使用FPGA实现高集成度技术的方法。比较了SoC技术和FPGA技术,分析了各自的优缺点,结果表明,使用FPGA所需功能都可实现,而且简化了硬件设计。     

基于FPGA的10G以太网并行CRC设计

为了解决10G以太网通信链路中大规模数据并行CRC校验的实时处理问题,提出了一种基于级联结构的并行CRC校验方法。通过传统CRC编码结构推导出任意延拓序列的CRC校验方法,设计了针对任意延拓序列的CRC校验模块。在校验算法实现中针对传统异或逻辑进行了并行电路改进,降低了电路处理时延。搭建了实验环境对所设计模块进行了验证,实验结果表明,该方法可以有效满足10G以太网接入系统CRC校验要求。     

基于SOPC的数字预失真器设计与实现

目前数字预失真技术的研究多偏重在不同算法的仿真方面,对具体实现技术的研究较少。为此,设计一种基于可编程片上系统(SOPC)的自适应数字预失真器。采用多项式查找表电路来实现预失真功能,用现场可编程门阵列(FPGA)内的EDK工程完成系数计算,以避免全硬件实现带来的复杂性。以IP核的形式下载到Xilinx FPGA上,并在测试平台对其进行验证,结果表明,该预失真器能改善功放的线性度,对于8MHz带宽的OFDM信号和doherty结构的GaN功放,ACPR可改善8dB,并且具备自适应功能,可较好地应用到实际工作环境中。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

基于Nios Ⅱ的多用途扩频信号源组件设计

扩频信号源是扩频系统的重要组成设备,可以为扩频接收机提供各种形式的扩频信号（如直扩、跳频等）。针对目前市场上的扩频信号源价格昂贵,采用专用的扩频芯片也存在扩展和升级性能较差的问题,提出采用NiosⅡ软核处理器来实现性价比高且能够灵活改变调制方式的扩频信号源,将NiosⅡ的自定义组件技术与扩频信号源的产生原理相结合,设计出了一种基于NiosⅡ的扩频信号源自定义组件。此组件拥有直扩和跳频两种可选的调制方式,并且具有各种可控制的参数。在应用时利用SOPC（可编程片上系统）技术,只需在NiosⅡ系统中加入此组件并在顶层软件中调用该组件驱动函数库的函数即可产生多种调制方式的扩频信号。     

基于SOPC及图形加速引擎的座舱显示系统

提出一种基于可编程片上系统和图形加速引擎的飞机座舱综合显示系统设计方案。为避免图形加速引擎直接对帧存储器进行零碎操作导致的存储器操作瓶颈,引入图形缓存机制。根据图形像素的存储特点提出“远区域优先”图形缓存页面淘汰算法。对汉字及自定义位图等操作采取软硬件结合的方式达到系统性能和资源利用的平衡,利用硬件锁保证帧存储器一致性。通过对模块进行波形仿真实现系统级仿真结果的可视化验证。     

基于SOPC的望远镜多策略控制器设计

基于NIOS II为核心的可编程片上系统(SOPC),设计可重构的SOPC硬件配置和控制软核,将简单文件传输协议服务器扩展为专门的传输写入服务器,完成远程在线导入多个SOPC硬件配置和控制软核,并制定硬软件远程切换流程,从而实现基于FPGA3C25的多策略控制器设计。在大型望远镜控制系统中的成功应用验证了该设计的可行性。     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

基于SOPC的说话人识别算法的实现与优化

利用可编程片上系统（SOPC）灵活的可编程性和现场可编程门阵列(FPGA)强大的并行处理能力,在FPGA上实现说话人识别算法,并从识别速度和识别精度两个方面对系统进行优化。研究了说话人识别算法的原理,针对其特点构建了SOPC系统,用乒乓操作实现语音采集和处理,利用FPGA的硬件实现算法中较为耗时的模块,提高了识别速度,同时又利用遗传算法来生成模板码书,提高了识别精度。最终,实现对说话人身份进行识别的功能,系统具有较高的实时性和识别精度。     

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。     

自动测试系统中矩阵开关的设计与应用

开关系统是整个自动测试系统的中心,其灵活性、可靠性决定了测试系统的灵活性和可靠性。本文介绍了一种应用译码器配合开关阵列研制的高灵活性、可靠性的矩阵开关结构,采用FPGA作为实现控制逻辑的核心部件,有效地节约了测试成本并提高了测试效率。     

基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。