SRAM型FPGA中轨应用可靠性分析

SRAM型FPGA在空间应用面临严重的单粒子效应问题,已有的研究大多集中在GEO和LEO轨道。由于中轨卫星的星上大容量信号处理需求日益增长,迫切需要寻求在容量、寿命与可靠性、成本之间折衷的有效解决方案,SRAM型FPGA能否满足中轨应用的可靠性需求成为关键问题。本文基于1/2恒星日回归轨道的中轨应用场景,选取了四款Xilinx FPGA,在日常辐射环境与太阳质子事件相结合的情况下进行了FPGA的可靠性分析,给出了三模冗余与定期刷新容错手段的选取策略,并讨论了对抗太阳质子事件的可行方案。结果表明,即使在最恶劣的辐射环境下,采用三模冗余结合周期刷新的加固手段,商业级FPGA也可达到同宇航级FPGA相当的可靠性水平。     

SRAM存储器多端口技术简述

在高性能CPU中,寄存器文件和数据指令缓存常常采用多端口设计，这是由于为了提高性能，需要在一个周期内对这些存储器进行多次读写操作。本文将现有的存储器多端口技术依照实现方式的不同分为五类，并分别对其性能和局限性进行了分析。     

隐式PID自校正控制器及其应用

针对某化工厂间歇化学反应器模型难以建立与控制的问题，本文提出一种隐式ＰＩＤ自校正控制算法。该算法克服了常规ＰＩＤ算法参数整定难且整定周期长的问题，可实现在线实时辨识被控对象的参数，并具备ＰＩＤ控制器参数的自校正功能，经计算机仿真研究表明该算法具有较强的鲁棒性，是一种较有应用价值的算法。     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗,提出一种基于位线电荷循环的读写辅助电路的SRAM阵列.与传统设计性比,辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷,并重新用于下一个周期的位线充电.提出的SRAM存储器采用标准14 nm FinFET spice模型搭建,电源供电电压为0.8 V.仿真结果表明...     

适用于低功耗SRAM的高速电流模式灵敏放大器

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。     

先进逻辑工艺下SRAM漏电流测试

对于65nm及以下的先进逻辑工艺,SRAM的漏电流功耗占据了保持状态下功耗的一半以上,成为降低功耗的主要瓶颈之一.精确测量漏电流成为优化工艺从而降低功耗的先决条件.在保持SRAM原有版图环境不变的情况下,通过对SRAM施加不同激励,将栅漏电流、结漏电流和衬底漏电流这3种漏电流有效地区分出来.通过大量的测试,得到在不同温度下SRAM漏电流的相应数据结果用以分析,并对漏电流在整片晶圆内的系统波动和局部随机波动进行了讨论.     

完全基于绝热电路的静态随机存储器(SRAM)设计

为了降低静态随机存储器(SRAM)的功耗,提出了一种完全采用绝热电路实现的W A SRAM(W ho le A d iabaticSRAM),W A SRAM的译码部分、存储单元、读出放大等全部采用绝热电路结构。针对W A SRAM建立了功耗分析模型。基于0.18μm 1.8 V CM O S工艺,在不同频率下针对不同存储规模的SRAM进行了功耗仿真、分析和比较。实验结果证明,W A SRAM的低功耗效果十分明显,与传统CM O S电路实现的SRAM相比,在250 MH z频率下,W A SRAM功耗降低了80%以上。     

适用于位交叉布局的低电压SRAM单元

提出一种9管单端SRAM单元结构, 该种SRAM单元采用读写分离方式, 具有较高的保持稳定性和读稳定性。 该单元采用新的写操作方式, 使由其组成的存储阵列中, 处于“假读”状态的单元仍具有较高的稳定性, 因此在布局时能够采用位交叉布局, 进而采用简单的错误纠正码(ECC)方式解决由软失效引起的多比特错误问题。仿真结果显示, 当电源电压为300 mV时, 该种结构的静态噪声容限为100 mV, 处于“假读”状态的单元静态噪声容限为70 mV。     

极低电源电压和极低功耗的亚阈值SRAM存储单元设计

提出一款可以工作在极低电源电压条件下,功耗极低的亚阈值SRAM存储单元.为使本设计在极低电源电压(200 mV)条件下依然能够保持足够的鲁棒性,采用差分读出方式和可配置的操作模式.为极大限度地降低电路功耗,采用自适应泄漏电流切断机制,该机制在不提高动态功耗与不增加性能损失的前提下,可同时降低动态操作(读/写操作)和静态操作时的泄漏电流.基于IBM 130 nm工艺,实现了一款256×32 bit大小的存储阵列.测试结果表明,该存储阵列可以在200 mV电源电压条件下正常工作,功耗(包括动态功耗和静态功耗)仅0.13μW,为常规六管存储单元功耗的1.16%.     

CMOS 6管静态存储单元晶体管尺寸的估算

文章采用萨方程对CMOS工艺的6管静态存储单元结构进行分析计算,探讨了在工艺特征尺寸确定的情况下,晶体管沟道宽度为何值时存储阵列的数据输出延迟最小的估算方法;利用Matlab求解得到一个非线性方程;该方法适用于不同的存储阵列和特征尺寸,可以快速地估算出晶体管沟道宽度,为设计存储器单元版图时提供了方便。     

一种应用于低功耗SRAM的新型预充电策略

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.     

抗软错误SRAM单元设计

随着半导体工艺技术的发展,节点电容和电源电压的减小加剧了软错误对集成电路设计的影响.高能带电粒子入射SRAM单元敏感节点引起的软错误可能通过改变基于SRAM的FPGA的存储单元配置而改变芯片功能.在此类型FPGA芯片内,SRAM单元存放着FPGA的配置数据,因此增强SRAM的抗软错误性能是提升FPGA芯片可靠性的最有效...     

一种使用浮动电源线嵌入式超低功耗SRAM的设计

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小.     

一种解决半选择单元干扰问题的SRAM设计方案

半选择单元的干扰问题是SRAM工作电压无法随工艺微缩持续降低的主要原因,同时,作为常用写稳定性帮助策略和提高读写速度的策略,PWB中字线增强时间点对半选择单元干扰问题的影响非常值得关注.本文深入分析了半选择单元干扰问题的电路机理和PWB稳定性策略,提出了一种基于交叉耦合PMOS管的HFPWB创新方案,在避免了半选择单元干扰问题的同时,给出了字线增强的具体时间点.仿真结果表明本文提出的电路结构可以同时提高全选单元和半选择单元的稳定性,并可以提高读速度达17.1%.     

辐射易敏SRAM型FPGA在导航卫星中的适用性实验研究

利用兰州重离子加速器提供的86Kr离子束流开展了百万门SRAM型FPGA的单粒子效应实验研究.获得了该器件配置存储器和片内Block RAM的重离子翻转截面,给出了与国外同类实验结果显著差异的原因分析,证实了该器件对单粒子效应的极端敏感性;对三模冗余、动态刷新等容错机制的有效性进行了动态测试,结果表明采用的组合加固措施能显著降低系统的功能错误截面,基本消除了配置存储器额外引入的敏感性,达到了与同类专用集成电路接近的抗辐射水平;结合导航任务特点和实验结果,对SRAM型FPGA在导航卫星上的适用性进行了分析,提出了将加固设计与自主完好性监测相结合的应用思路.