CCSDS位平面并行图像压缩编码研究

介绍了CCSDS图像压缩编码算法原理,提出了一种多位平面并行处理的编码方式并用硬件实现,提高了编码速度.     

CCSDS星载图像压缩模块的FPGA设计与实现

根据航天应用的需要,采用CCSDS122.0-B-1推荐的新一代空间图像压缩算法,基于FPGA设计实现了高速星栽图像压缩模块.针对算法的特点,设计了整体架构.图像采用分块编码的方法,对小波变换,采用了边界补偿的冗余分块算法,提高了信噪比,位平面编码各模块采用并行与流水结合的方法,提高了扫描和编码速率.通过测试,系统性能指标达到了航天任务需求.

Abstract：

Based on CCSDS122.0-B-1 algorithm, a high speed onboard image compression module is designed and implemented on FPGA. The functional framework is proposed after analyzing the characteristics of the algorithm. The images are processed by blocking and extra pixels are compensated for wavelet transform, from which the compression performance is improved. Test results verify the applicability of this designed module in space applications.     

JPEG2000中位平面编码的VLSI结构设计

位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VLSI结构实现.对位平面编码器的VLSI结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50 MHz的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP核应用于目前正在开发的JPEG2000图像编码芯片中.     

CCSDS高光谱图像压缩算法的FPGA实现

最近空间数据系统咨询委员会（Consultative Committee for Space Data System,CCSDS）正式发布了CCSDS 123.0-B-1标准.该标准是星载高光谱图像无损压缩以及近无损压缩的国际通用标准.为了减少图像数据存储的容量,降低传输带宽,提高传输速率以及实现实时传输,本文简要介绍了最新的CCSDS算法标准,并采用该算法标准解决了高光谱图像的大容量问题.基于现场可编程门阵列（Field-Programmable Gate Array,FPGA）硬件的逻辑实现包括预测器的逻辑描述和编码器的逻辑描述.最后,比较了基于FPGA硬件逻辑实现的高光谱图像无损压缩仿真以及该算法和JPEG-LS算法的压缩特性.结果表明, CCSDS压缩算法可满足高光谱图像压缩比为2：1的要求.     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

CCSDS中二维整数小波变换的FPGA实现方法

CCSDS空间图像压缩标准(CCSDS 122.0-B-1)的核心算法之一是三级二维小波变换,此变换适合用可编程逻辑电路实现。文章介绍了整数9/7小波变换的特点,提出了一种基于FPGA的二维变换快速实现结构,该方法利用FPGA内部Block RAM进行行暂存,实现了行列同时变换的效果,节省了内部寄存器资源,并获得了较高的数据吞吐率。在此基础上,文章还给出了两种适用于不同需求的多级变换架构,并通过仿真验证了其合理性。     

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

基于Handel-C的空间图像压缩核的CCSDS算法实现

 本文给出了一种采用Handel-C设计理念,基于CCSDS图像压缩算法的硬件图像压缩核的设计过程. 算法实现过程中充分利用Handel-C语言的硬件并行实现机制,在各个硬件模块间大量采用并行运算和流水结构,提高了芯片的处理速度. 实验数据表明,本文压缩核的设计在资源消耗和码速率两方面取得了很好的折中. 在频率为50MHz的情况下,码速率可以达到15.2Mpixels/s;在8倍压缩情况下,平均PSNR接近40dB,16倍压缩情况下,平均PSNR超过30dB.     

基于FPGA的JPEG2000位平面编码器研究及实现

在JPEG2000编码系统中,EBCOT tire-1的位平面编码器的复杂编码运算是整个系统的瓶颈,为了加快位平面编码器运算的速度,我们提出并行VLSI架构,用来处理编码器中的并行程序预估和程序编码。我们以VerilogHDL编写硬件代码,并以Altera QuartusⅡ进行模拟硬件仿真。     

CRC的FPGA设计与实现

面对通信系统设计中经常使用到的CRC校验,以CRC-CCITT权式为例,在分析了CRC原理的基础上给出了串行CRC-CCITT校验码产生和校验器的实现电路。整个电路最终在FPGA上得到了很好的实现。     

CCSDS标准Turbo码编码器的FPGA设计与实现

Turbo码因其具有优异的编译码性能而成为国际空间数据咨询委员会(CCSDS)建议的卫星通信和深空通信编码标准。针对CCSDS标准Turbo码结构,设计了支持多码率、多帧长的优化编码器FPGA实现结构并在Altera StratixⅢ系列FPGA芯片上进行了验证,在资源占用很小的情况下达到了100 MHz以上的处理速率,该编码器已应用于某卫星上实现10 Mbit/s以上速率的数据编码。     

基于FPGA的TFT-LCD控制器的设计和实现

在Verilog HDL设计的行、场扫描时序基础上,设计并实现了基于FPGA的TFT-LCD控制器。该控制器在修改行、场扫描时序后可以驱动不同分辨率的TFT-LCD,具有很好的移植性。     

安全散列算法的FPGA实现与仿真

安全散列算法是一种常用的加密算法,在信息安全领域得到了广泛应用。该文通过设计硬件电路,建立SHA-1算法的模型并实现。在FPGA中实现SHA-1算法时采取并行处理的方法,对算法的实现流程进行了优化,通过模块化设计,缩短了算法实现的周期,减少了存储资源的占用。最后进行综合和仿真,验证了算法实现的正确性。     

基于FPGA的神经元相关性分析的设计与实现

利用Verilog HDL语言,Xilinx的ISE平台实现了神经元相关性分析的设计.首先对神经元相关性分析的理论和软件实现的方法进行了简单介绍,然后对相关性分析的主要模块进行了设计,最后用ModelSim进行了功能仿真和时序仿真,用ISE做了逻辑综合与实现以及性能分析.所选FPGA器件xc5vlx220-2ff1760逻辑资源消耗只占7%,最高时钟频率可以达到240Mhz左右.只需要48个时钟周期就可以实现两个神经元之间相关性的计算,也就是200ns.64通道的情况下需要0.4ms,而用软件实现的方法至少需要几秒的时间,这样可以对神经元之间的相关性进行实时性分析.     

基于FPGA的PPM调制解调系统设计

光通信技术的蓬勃发展对调制解调技术提出了更高的要求,脉冲位置调制（PPM）有较高的平均功率利用率,传输速率以及较强的抗干扰能力,能够很好地满足实际需求。从脉冲位置调制的基本原理出发,基于FPGA对PPM调制解调系统进行设计,特别是对PPM的帧同步进行详细说明,并用Verilog HDL语言对系统进行时序仿真,验证了设计的正确性。     

基于FPGA的FFT算法硬件实现

设计了一种基于FPGA的1 024点16位FFT算法,采用了基4蝶形算法和流水线处理方式,提高了系统的处理速度,改善了系统的性能。提出了先进行前一级4点蝶形运算,再进行本级与旋转因子复乘运算的结构,合理地利用了硬件资源。对系统划分的各个模块使用Verilog HDL进行编码设计。对整个系统整合后的代码进行功能验证之后,采用Quartus Ⅱ与Matlab进行联合仿真,其结果是一致的。该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力,在数字信号处理领域有广泛应用。