基于HEVC的CABAC二进制算术编码器的FPGA实现

本文基于H.265/HEVC视频编码标准,实现了CABAC编码中二进制算术编码器常规编码模式下的一种硬件流水线结构,根据算法特性设计并优化了编码器的硬件架构,将概率状态数据储存在SRAM中,并使用查找表优化概率估计更新运算;对编码数据进行打包处理,简化概率估计更新带来的计算,以优化视频数据流编码速度;二进制算术编码采用多级流水线结构,支持四路并行编码.仿真结果表明,本文的硬件CABAC二进制算术编码器平均每时钟周期可以完成4个bin的编码,符合较高帧率的1080p视频实时编码要求.     

基于算术编码的雷达波形数据压缩

讨论用算术编码对雷达回波的波形进行数据压缩，对压缩前的信源数据作了相关的预处理，使得压缩效率明显提高，并且解决了这种编码方法在实际使用中的几个问题：概率模型的建立、浮点精度问题以及下溢的问题等。最后对实际的样本作了测试，并给出算术编码同其他几种无损压缩编码的对比结果。     

一种用于并行H.264编码器的语法元素级分组并行算术编码器体系结构的评估

 设计了一种语法元素指令流驱动的全流水CABAC(Context-based Adaptive Binary Arithmetic Coding)熵编码VLSI结构,并对提出的语法元素级分组并行算术编码器的体系结构进行了设计和开销评估.该并行方法可以与现有符号级并行算法正交,可同时使用,适合大规模片上并行视频编码器;相比标准CABAC,增加约55%的晶体管即可实现2倍以上的符号处理加速比和>1Gbin/s的吞吐率.     

H.264/AVC自适应算术解码器结构设计

限制基于上下文的二进制算术解码(CABAD)速度的几个主要环节入手,提出了优化的上下文存储模式,改进的重归一化单元,并使用流水线提高解码速度.在Synopsys公司的CoCentric System Studio平台进行了二进制算术解码器体系结构设计,仿真结果表明,本结构能够满足主要档次(main profile)CIF 30fps的实时解码的要求.     

算术编码与数据加密

提出了一种利用算术编码实现数据加密的算法。除了能加密数据外,还能对文本数据达到一倍左右的压缩效果,因此特别适宜于机密数据的传输和保存。更进一步,通过预加密一个随机数的办法,消除了已知明文导出密钥的可能性。     

数字雷达视频压缩方法的研究

为了解决雷达视频信号存储、传输问题,需对其进行压缩处理。根据雷达原始视频信号的特点,分析了常用的雷达视频信号压缩方法与分类,并阐述了各压缩方法的优缺点;提出了一种基于JPEG 2000国际标准的用于雷达视频信号的压缩方法,并对压缩系统进行分析设计。最后对一幅2 048×2 048图像进行压缩,分析结果,压缩率达70%。     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

Embedded Checker Architectures for Cyclic and Low-Cost Arithmetic Codes

Code checkers that monitor the outputs of a system can detect both permanent and transient faults. We present two novel architectures of embedded self-testing checkers for low-cost and cyclic arithmetic codes, one based on code word generators and adders, the other based on code word accumulators. In these schemes, the code checker receives all possible code words but one, irrespective of the number of different code words that are produced by the circuit under check (CUC). So any code checker can be employed that is self-testing for all or a particular subset of code words, and the structure of the code checker need not be tailored to the set of code words produced by the CUC. The proposed code word generators and accumulators are built from simple standard hardware structures, counters and end-around-carry adders. They can also be utilized in an off-line BIST environment as pattern generators and test response compactors.     

Design of High‐Speed CAVLC Decoder Architecture for H.264/AVC

In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock.     

基于DCT变换的内嵌静止图像压缩算法

提出了一种有效的基于离散余弦变换(DCT)的内嵌子带图像编码算法.Xiong等人提出的EZDCT算法采用零树结构实现了一种内嵌DCT编码器,且其性能优于JPEG.本文指出DCT的零树结构在内嵌DCT算法中并非很有效,同时提出了一种不依赖零树结构的简便、高效的内嵌DCT子带编码算法.实验结果表明本文算的压缩性能(PSNR)比EZDCT高约0.5~1.5dB,且接近当前最通用的内嵌小波SPIHT算法,在对某些图像压缩时还优于SPIHT算法.     

基于区域重要性的嵌入式零树小波编码

在分析了JPEG2000中的感兴趣区域编码算法的基础上,针对其不足提出了一种基于区域重要性的嵌入式零树小波编码方法。算法无须修改小波系数值而用域值控制感兴趣区的恢复质量,并基于此修改了零树编码中的幅值编码。为了使得符号流更适合游程编码修改了零树编码中的扫描顺序,获得了较好的实验结果。     

H.264标准二进制算术编码IP核设计

设计了一款基于H.264二进制算术编码算法IP核。针对该算法硬件实现特点,对其算法结构进行特别优化,并在Verilog HDL实现过程中,以JM86源代码为模型进行功能验证。在TSMC 0.18μm工艺下,达到频率200MHz,面积0.027mm2,能够满足实际应用要求。     

一种二进制算术码的软解码算法

算术码是一种高效率的熵编码方法,广泛应用在多媒体压缩中.但是,算术码的高压缩性能也导致其对信道传输中残存的误码极其敏感,存在误码扩散现象.本文将算术码解码过程表示为一个有限状态机(FSM),利用最大后验概率估计准则(MAP)进行序列解码,FSM提供先验信息估计和差错检测功能.通过对独立信源和JPEG2000编码图像的实验表明,该解码算法降低了二进制算术码的序列差错率,提高了解压缩图像的质量.     

纠错算术码的检错时延分布研究

算术码是一种高效的熵编码,但是对误码十分敏感,由此引入了纠错算术码。以往研究中发现基于比特填充法的纠错算术码,其检错时延分布近似几何分布。文中通过研究基于比特跟随法的纠错算术码的检错时延分布,建立了符号检错时延分布的伽马分布模型,并通过曲线拟合得到了伽马分布的参数与影响因素之间的数学关系。拟合计算得出的数据与实验数据比较证实了新模型的可靠性。     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

基于FPGA的高速FIR滤波器的设计与实现

对FIR滤波器中的乘法如何在FPGA得到高效实现进行了研究.结合FPGA查找表结构,兼顾资源和速度的要求,采用改进的分布式算法,设计了20阶常系数FIR滤波器.在此基础上,用OBC编码对其查找表进一步优化.最后,在ISE13.1下进行综合,并在Modelsim下进行仿真,用Matlab分析得到的数据频谱,以确定达到设计效果.结果表明,该设计既节省了FPGA的资源占用,又提高了运行速度.     

H.264/AVC中CAVLC编码器的硬件实现

设计了一种适用于H.264/AVC标准的CAVLC硬件编码器,在电路实现中将编码流程并行处理,安排了紧凑的控制时序,同时针对算法原理设计了提取数据特征的专用电路单元,减少了后续模块运算的复杂性,从而完成了数据的高效编码。仿真结果表明,在工作频率181 MHz的情况下,设计的数据吞吐率为41.97 Msample/s。在SMIC 0.18μm工艺下综合结果显示,最大频率为181 MHz时,电路规模为2 660门。     

Arithmetic coding for image compression with adaptive weight-context classification

In this paper, a new binary arithmetic coding strategy with adaptive-weight context classification is introduced to solve the context dilution and context quantization problems for bitplane coding. In our method, the weight, obtained using a regressive–prediction algorithm, represents the degree of importance of the current coefficient/block in the wavelet transform domain. Regarding the weights as contexts, the coder reduces the context number by classifying the weights using the Lloyd–Max algorithm, such that high-order is approximated as low-order context arithmetic coding. The experimental results show that our method effectively improves the arithmetic coding performance and outperforms the compression performances of SPECK, SPIHT and JPEG2000.     

图像通信中的信息压缩技术

本文简要回顾了图像通信和图像压缩编码的历程，说明了图像编码的重要性和目前实用中的图像编码技术水平，重点介绍了常用的图像编码方法和有关国际标准，并对研究中的一些新的图像编码方法作了扼要介绍。     

基于块的水印嵌入几何模型区域分布算法

主要以64维几何模型为例,通过在图像中提取8*8的块的方法,对水印几何模型进行了分析,并介绍了基于标志空间的水印检测器的设计方法。详细描述了多维空间中各区域分布及概率,通过设置感知距离的度量阈值来近似描述可接受保真度区域范围,为了刻划检测区域的形状,采用线性相关性作为检测标准,为了描述嵌入区域,采用基于块的盲嵌入水印算法。