有n埋层结构的1200V横向变掺杂双RESURF LDMOS研制

提出有n埋层的横向变掺杂双RESURF 新结构高压LDMOS器件.该结构器件与常规LDMOS相比,采用了相对较薄的外延层,使之与标准CMOS工艺的兼容性得到了改善.基于二维器件仿真软件MEDICI分析了n埋层的浓度、长度和p-降场层的杂质浓度分布对器件耐压的影响,并进行了器件和工艺的优化设计.在国内工艺生产线成功地研制出1200V高压LDMOS,并已用于1200V功率集成电路中.     

1200V MR D-RESURF LDMOS与BCD兼容工艺研究

提出具有p埋层的1200V多区双RESURF(MR D-RESURF) LDMOS, 在单RESURF(S-RESURF)结构的n漂移区表面引入多个p掺杂区,并在源区下引入p埋层,二者的附加场调制器件原来的场,以改善其场分布;同时由于电荷补偿,提高了漂移区n型杂质的浓度,降低了导通电阻.开发1200V高压BCD(BJT,CMOS,DMOS)兼容工艺,在标准CMOS工艺的基础上增加pn结对通隔离,用于形成DMOS器件D-RESURF的p-top注入两步工序,实现了BJT,CMOS与高压DMOS器件的单片集成.应用此工艺研制出一种BCD单片集成的功率半桥驱动电路,其中LDMOS,nMOS,pMOS,npn的耐压分别为1210,43.8,-27和76V.结果表明,此兼容工艺适用于高压领域的电路设计中.     

1200V MR D-RESURF LDMOS与BCD兼容工艺研究

提出具有p埋层的1200V多区双RESURF(MR D-RESURF) LDMOS, 在单RESURF(S-RESURF)结构的n漂移区表面引入多个p掺杂区,并在源区下引入p埋层,二者的附加场调制器件原来的场,以改善其场分布;同时由于电荷补偿,提高了漂移区n型杂质的浓度,降低了导通电阻.开发1200V高压BCD(BJT,CMOS,DMOS)兼容工艺,在标准CMOS工艺的基础上增加pn结对通隔离,用于形成DMOS器件D-RESURF的p-top注入两步工序,实现了BJT,CMOS与高压DMOS器件的单片集成.应用此工艺研制出一种BCD单片集成的功率半桥驱动电路,其中LDMOS,nMOS,pMOS,npn的耐压分别为1210,43.8,-27和76V.结果表明,此兼容工艺适用于高压领域的电路设计中.     

具有超高耐压(>1200V)的薄埋氧层BPL SOI LDMOS(英文)

为了在薄埋氧层SOI衬底上实现超高耐压LDMOS铺平道路,提出了一种具有P埋层(BPL)的薄埋氧层SOI LDMOS 结构,耐压1200V以上.该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层.当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降.采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1 280 V的耐压,将BOL减薄到几百纳米以下又可以改善其热特性.     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

全耗尽型浮空埋层LDMOS的耐压特性

提出了一种新的全耗尽型浮空埋层LDMOS(FB-LDMOS)结构.全耗尽n型埋层在器件的体内产生新的电场,该电场调制了漂移区电场,使得在降低漂移区漏端电场的同时提高了源侧和中部电场REBULF效应.分析了埋层的浓度、厚度、长度等对器件击穿电压的影响.借助二维仿真软件MEDICI,该新结构的击穿电压由传统LDMOS的585.8V提高到886.9V,提高了51.4%.     

Super-High Breakdown Voltage (>1200V) SOI LDMOS with A Buried P-type Layer and A Thin BOX

为探索在薄埋氧层SOI衬底上实现超高耐压LDMOS的途径,提出了一种具有P埋层（BPL）的薄埋氧层SOI LDMOS结构,耐压1200V以上。该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层。当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降。采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1280V的耐压,将BOX层减薄到几百纳米以下又可以改善其热特性。     

三端自由高压LDMOS器件设计

应用RESURF原理，设计了三端自由的高压LDMOS器件。采用虚拟制造技术，分析比较了多种结构，对器件结构进行了优化。设计了与常规CMOS兼容的高压器件结构的制造方法和工艺。采用虚拟制造，得到NMOS和PMOS虚拟器件，击穿电压分别为350V和320V。     

超薄层SOI高压LVD LDMOS耐压模型及特性研究

针对超薄层高压SOI线性变掺杂(Linear Varied Doping,LVD)LDMOS器件,进行了耐压模型和特性的研究。通过解泊松方程,得到超薄高压SOI LVD LDMOS的RESURF判据,有助于器件耐压和比导通电阻的设计与优化。通过对漂移区长度、厚度和剂量,以及n型缓冲层仿真优化,使器件耐压与比导通电阻的矛盾关系得到良好的改善。实验表明,超薄层高压SOI LVD LDMOS的耐压达到644 V,比导通电阻为24.1 Ω·mm²,击穿时埋氧层电场超过200 V/cm。     

基于薄外延技术的高压BCD兼容工艺

针对高压应用领域,开发了一种基于薄外延技术的高压BCD兼容工艺,实现了900V高压双RESURF LDMOS与低压CMOS,BJT器件的单片集成.与传统厚外延技术相比,工艺中n型外延层的厚度减小为9μm,因此形成pn结对通隔离的扩散处理时间被极大减小,结隔离有更小的横向扩散,节约了芯片面积,并改善了工艺的兼容性.应用此单层多晶、单层金属高压BCD兼容工艺,成功研制出一种基于耦合式电平位移结构的高压半桥栅极驱动电路,电路高端浮动偏置电压为880V.     

600 V高低压兼容BCD工艺及驱动电路设计

基于高压功率集成电路的关键参数性能要求和现有工艺条件,在国内3μmCMOS工艺基础上,开发出8～9μm薄外延上的600VLDMOS器件及高低压兼容BCD工艺,并设计出几款600V高压半桥栅驱动电路。该工艺在标准3μm工艺基础上增加N埋层、P埋层及P-top层,P埋层和P阱对通隔离,形成各自独立的N-外延岛。实验测试结果表明:LDMOS管耐压达680V以上,低压NMOS、PMOS及NPN器件绝对耐压达36V以上,稳压二极管稳压值为5.3V。按该工艺进行设计流片的电路整体参数性能满足应用要求,浮动偏置电压达780V以上。     

SOI基双级RESURF二维解析模型

提出了SOI基双级RESURF二维解析模型．基于二维Poisson方程，获得了表面电势和电场分布解析表达式，给出了SOI的双级和单级RESURF条件统一判据，得到RESURF浓度优化区(DOR，doping optimal region）,研究表明该判据和DOR还可用于其他单层或双层漂移区结构．根据此模型，对双级RESURF结构的降场机理和击穿特性进行了研究，并利用二维器件仿真器MEDICI进行了数值仿真．以此为指导成功研制了耐压为560V和720V的双级RESURF高压SOI LDMOS．解析解、数值解和实验结果吻合得较好．     

基于薄外延技术的高压BCD兼容工艺

针对高压应用领域,开发了一种基于薄外延技术的高压BCD兼容工艺,实现了900V高压双RESURF LDMOS与低压CMOS,BJT器件的单片集成.与传统厚外延技术相比,工艺中n型外延层的厚度减小为9μm,因此形成pn结对通隔离的扩散处理时间被极大减小,结隔离有更小的横向扩散,节约了芯片面积,并改善了工艺的兼容性.应用此单层多晶、单层金属高压BCD兼容工艺,成功研制出一种基于耦合式电平位移结构的高压半桥栅极驱动电路,电路高端浮动偏置电压为880V.     

半桥驱动芯片中LDMOS的设计仿真

借助工艺和器件仿真软件,对一种用于功率MOSFET和IGBT栅极驱动的半桥驱动芯片中的横向高压功率器件LDMOS进行了设计与仿真。该器件采用了双RESURF技术及双层浮空场板结构,通过对双层浮空场板层之间的距离以及双RESURF结构的ptop层的长度和浓度的优化设计,利用传统的Bi-CMOS工艺获得击穿电压689V和比导通电阻273×10–3.cm2的LDMOS。     

薄外延层RESURF LDMOS完全耐压模型

提出硅基薄外延RESURF LDMOS不全耗尽和完全耗尽的完全耐压模型。基于求解二维Poisson方程,获得该结构二维表面电场和击穿电压的完整解析表达式。借助此模型研究击穿电压与器件结构参数、外延层掺杂浓度和衬底掺杂浓度的关系;在满足最优表面电场和完全耗尽条件下,得到器件优化的RESURF判据。解析结果、MEDICI数值结果和实验结果吻合较好,验证了模型的准确性。     

Numerical analysis on the LDMOS with a double epi-layer and trench electrodes

We proposed a new lateral double-diffused MOS (LDMOS) structure employing a double p/n epitaxial layer, which is formed on p⁻ substrates. Trenched gate and drain are also employed to obtain uniform and high drift current density. The breakdown voltage and the specific on-resistance of the proposed LDMOS are numerically calculated by using a two-dimensional (2D) device simulator, Medici. The n⁻ drift region and upper p⁻ region of the proposed LDMOS are fully depleted in off-states employing the RESURF technique. The simulation results show that the breakdown voltage is 142 V and specific on-resistance is 183 mΩ mm² when the cell pitch of the LDMOS is 7.5 μm. The proposed LDMOS shows better trade-off characteristics than the previous results.     

LDMOS漂移区结构优化的模拟

RESURF LDM O S很难兼顾击穿电压和导通电阻对结构的要求。文中采用了D oub le RESURF(双重降低表面电场)新结构,使漂移区更易耗尽。从理论和模拟上验证了D oub le RESURF在漂移区浓度不变时对击穿电压的提高作用以及在保持击穿电压不变的情况下减小导通电阻的效果。同时,在LDM O S结构中加入D oub leRESURF结构也降低了工艺上对精度的要求。为新结构和新工艺的开发研制作前期设计和评估。     

薄外延阶梯掺杂漂移区RESURF耐压模型

提出薄外延阶梯掺杂漂移区RESURF结构的耐压解析模型。借助求解二维Po isson方程,获得薄外延阶梯掺杂漂移区的二维表面电场和击穿电压的解析表达式。基于此耐压模型研究了不同阶梯漂移区数(n=1、2、3、5)的击穿特性,计算了击穿电压与结构参数的关系,其解析结果与数值结果吻合较好。在相同长度下,阶梯掺杂漂移区结构(n=3)击穿电压由均匀漂移区(n=1)的200 V提高到250 V,增加25%。该模型可用于薄外延阶梯掺杂和线性掺杂漂移区RESURF器件的设计优化。