硅通孔技术的发展与挑战

3D堆叠技术近年来发展迅速,采用硅通孔技术(TSV)是3D堆叠封装的主要趋势.介绍了3D堆叠集成电路、硅通孔互连技术的研究现状、TSV模型;同时阐述了TSV的关键技术与材料,比如工艺流程、通孔制作、通孔填充材料、键合技术等;最后分析了其可靠性以及面临的挑战.TSV技术已经成为微电子领域的热点,也是未来发展的必然趋势,运用它将会使电子产品获得高性能、低成本、低功耗和多功能性.     

新型的3D堆叠封装制备工艺及其实验测试

为了满足超大规模集成电路(VLSI)芯片高性能、多功能、小尺寸和低功耗的需求,采用了一种基于贯穿硅通孔(TSV)技术的3D堆叠式封装模型.先用深反应离子刻蚀法(DRIE)形成通孔,然后利用离子化金属电浆(IMP)溅镀法填充通孔,最后用Cu/Sn混合凸点互连芯片和基板,从而形成了3D堆叠式封装的制备工艺样本.对该样本的接触电阻进行了实验测试,结果表明,100 μm2Cu/Sn混合凸点接触电阻约为6.7 mΩ高90 μm的斜通孔电阻在20～30mΩ该模型在高达10 GHz的频率下具有良好的机械和电气性能.     

尔必达宣布开始销售采用TSV技术制作的DDR3 DRAM样品芯片

日本尔必达公司27日宣布已经开始销售采用硅通孔互连技术(TSV)制作的DDR3 SDRAM三维堆叠芯片的样品。这款样品的内部由四块2Gb密度DDR3 SDRAM芯片通过TSV三维堆叠技术封装为一块8Gb密度DDR3 SDRAM芯片(相当1GB容量),该三维芯片中还集成了接口功能芯片。     

3D堆叠技术及TSV技术

介绍了3D堆叠技术及其发展现状,探讨了W2W(Wafer to wafer)及D2W(Die to wafer)等3D堆叠方案的优缺点,并重点讨论了垂直互连的穿透硅通孔TSV(Through silicon via)互连工艺的关键技术,探讨了先通孔、中通孔及后通孔的工艺流程及特点,介绍了TSV的市场前景和发展路线图。3D堆叠技术及TSV技术已经成为微电子领域研究的热点,是微电子技术及MEMS技术未来发展的必然趋势,也是实现混合集成微系统的关键技术之一。     

3D-TSV技术——延续摩尔定律的有效通途

对于堆叠器件的3-D封装领域而言,硅通孔技术(TSV)是一种新兴的技术解决方案.将器件3D层叠和互连可以进一步加快产品的时钟频率、降低能耗和提高集成度.为了在容许的成本范围内跟上摩尔定律的步伐,在主流器件设计和生产过程中采用三维互联技术将会成为必然.介绍了TSV技术的潜在优势,和制约该技术发展的一些不利因素及业界新的举...     

SABRE~ 3D:技术和生产力领先者:WLP Electrodeposition

随着消费者对移动电子设备不断提出"更小,更快,更强大"的需求,先进封装技术变得越来越重要。外形尺寸的减少,功耗的降低,系统级封装等正是得益于该技术的广泛推广。相对于传统的封装,以硅通孔(TSV)和晶片级封装(WLP)为代表的2.5D和3D堆叠集成技术在减少线宽,增大I/O密度的同时,能够实现更直接的芯片到芯片互连,从而获得"摩尔定律"之外的性能提高。所以,以WLP为代表的先进封装已成为半导     

堆叠封装技术进展

目前电子产品正朝着高集成化、多功能及微型化方向不断发展。堆叠封装(PoP)作为一种新型3D封装技术,在兼容现有的标准表面贴装技术(SMT)的基础上能够实现不同集成电路在垂直方向上堆叠,从而能够提升封装密度,节省PCB板组装空间,缩短互连线路长度。该技术已从初期的低密度双层堆叠发展至当前的高密度多层堆叠,并在互连方式与塑封形式等封装结构及工艺上不断改进,以适应高性能电子产品的发展需求。通过对PoP上层与下层封装体结构及其封装工艺的近期研究成果进行综述,对比分析它们的各自特点与优势,并展望PoP未来发展趋势。     

三维集成技术的现状和发展趋势

给出了三维技术的定义,并给众多的三维技术一个明确的分类,包括三维封装(3D-P)、三维晶圆级封装(3DWLP)、三维片上系统(3D-SoC)、三维堆叠芯片(3D-SIC)、三维芯片(3D-IC)。分析了比较有应用前景的两种技术,即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。给出了三维集成电路存在的一些问题,包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题,并指出了未来的研究方向。     

28nm Virtex-7：堆叠互联FPGA

赛灵思公司推出堆叠硅片互联技术，即通过在单个封装中集成多个FPGA芯片，实现突破性的容量、带宽和功耗优势，以满足那些需要高密度晶体管和逻辑，以及需要极大的处理能力和带宽性能的市场应用。通过采用3D封装技术和硅通孔（TSV）技术，赛灵思28nm7系列FPGA目标设计平台所能满足的的资源需求。     

三维叠层DRAM封装中硅通孔开路缺陷的模拟

采用硅通孔(TSV)技术的三维堆叠封装,是一种很有前途的解决方案,可提供微处理器低延迟,高带宽的DRAM通道.然而,在3D DRAM电路中,大量的TSV互连结构,很容易产生开路缺陷和耦合噪声,从而导致了新的测试挑战.通过大量的模拟研究.本文模拟了在三维DRAM电路的字线与位线中出现的TSV开路缺陷的故障行为,它作为有效...     

焊球阵列转变与绝缘基板技术

在半导体整体的焊球阵列封装(BGA)领域,一份针对数个关键封装形式所进行的分析报告中,显示了造成不同焊球阵列封装形式成长或下跌的原因,并更清楚地点出了目前使用的数种基板技术的缺点。这篇分析报告列出了主要的焊球阵列封装的形式和基板发展潮流,还清楚地指出焊球阵列封装整体的发展延缓了硅芯片技术的演进,这在某些BGA领域中尤其明显,主要是因为缺乏先进的基板技术。因此文后得出结论,封装产业供货供应链基板市场中可能出现新的厂商,其也许来自主机板市场。     

垂直集成——延长摩尔定律的有效途径

主要概述了目前集成电路由两维的平面集成向3维的立体集成转变过程中的主流和热点技术,包括后道封装制程中实现裸片堆叠、载体堆叠和封装体堆叠的TSV三维封装,以及前道晶圆制程中将传统的晶体管二维平面结构向三维立体结构的多栅晶体管过渡的创新技术。根据全球半导体联盟打造3D集成电路计划和目前应对垂直集成技术的工艺设备现状,展望了半导体垂直集成技术实现量产的前景。     

Chip-Package Interaction in 3D stacked IC packages using Finite Element Modelling

Chip Package Interaction (CPI) gained a lot of importance in the last years. The reason is twofold. First, advanced node IC technologies requires dielectrics in the BEOL (back-end-of-line) with a decreasing value for the dielectric constant k. These so-called (ultra) low-k materials have a reduced stiffness and reduced adhesion strength to the barrier materials, making the BEOL much more vulnerable to externally applied mechanical stress due to packaging. Secondly, advanced packaging technologies such as 3D stacked IC’s use thinned dies (down to 25 μm) which can cause much higher stresses at transistor level, resulting in electron mobility shifts of the transistors. Also the copper TSV (through-silicon-via) generates local stress which affects the device performance. This paper considers both the packaging impact on BEOL integrity and transistor mobility shifts for 3D stacked IC (integrated circuit) technologies.     

先进封装关键工艺设备面临的机遇和挑战

随着信息技术的发展,集成电路封装工艺技术发展为先进封装技术。先进封装关键工艺设备作为实现先进封装工艺的基础和保证,已经成为制约半导体工业发展的瓶颈之一,面临良好的机遇和严峻的挑战。     

应对“后摩尔定律”的封装设备

介绍了在传统的摩尔定律发展速度受阻的形势下以及在封装技术的驱动下,特别是先进的TSV互连和3D堆叠三维封装技术创新的应用,"后摩尔定律"对半导体技术产业的发展产生了强大推动力。为了适应中段制程的来临,应对新兴封装技术的挑战,满足不同工艺阶段的封装需求,各封装工艺设备的性能也在不断地创新和提高,工艺被更多地物化在设备之中,涌现出了许多提供"总体解决方案"的封装工艺设备。最后对封装设备行业加强技术创新,实现跨越式发展提出了几点看法。     

Reliability study of 3D IC packaging based on through-silicon interposer (TSI) and silicon-less interconnection technology (SLIT) using finite element analysis

Three-dimensional (3D) integration using the through-silicon via (TSV) approach becomes one promising technology in 3D packaging. 2.5D through-silicon interposer (TSI) is one of the applications of TSV technology, which provides a platform for realizing heterogeneous integration on the TSI interposer. However, TSV manufacturing faces several challenges including high cost. Si-less interconnection technology (SLIT) could overcome such challenges and provide the similar function and benefits as TSI interposer. In SLIT technology, TSVs and silicon substrate are eliminated and the back-end-of-line (BEOL) structures are the same as that in the TSI interposer. Thermo-mechanical reliability is still one important concern under process condition and thermal cycling (TC) test condition for both packaging technologies. In this study, solder joint reliability has been investigated and compared for both packaging technologies through finite element analysis (FEA). Reflow process induced low-k stress and package warpage have also been simulated and compared between packages with TSI and SLIT technologies. The simulation results show that SLIT-based package has comparable micro bump TC reliability as TSI-based package, but SLIT-based package has better C4 joint TC reliability than TSI-based package. SLIT-based package also has lower reflow-induced package warpage and low-k stress than TSI-based package. FEA simulation results verify that SLIT-based packaging is one of promising packaging technologies with good thermo-mechanical performance and cost efficiency.     

基于多种添加剂的TSV镀铜工艺研究

穿透硅通孔技术(TSV)是3D集成电路中芯片实现互连的一种新的技术解决方案,是半导体集成电路产业迈向3D封装时代的关键技术。在TSV制作主要工艺流程中,电镀铜填充是其中重要的一环。基于COMSOL Multiphysics平台,建立了考虑加速剂和抑制剂作用的硅通孔电镀铜仿真模型,仿真研究得到了基于硫酸铜工艺的最优电镀药水配方,并实验验证了该配方的准确性。     

电子元器件封装技术发展趋势

晶圆级封装、多芯片封装、系统封装和三维叠层封装是近几年来迅速发展的新型封装方式,在推动更高性能、更低功耗、更低成本和更小形状因子的产品上,先进封装技术发挥着至关重要的作用。晶圆级芯片尺寸封装(WCSP)应用范围在不断扩展,无源器件、分立器件、RF和存储器的比例不断提高。随着芯片尺寸和引脚数目的增加,板级可靠性成为一大挑战。系统封装(SIP)已经开始集成MEMS器件、逻辑电路和特定应用电路。使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。     

测试与最后工序之融合

目前,半导体工业正以飞快速度不断发展变化。面对成本压力和新封装技术,制造业和设备供货商们在设备能力、工艺和自动控制方面持续不断地加以更新和改进。在测试与最后工序领域中,成功的自动化解决方案是使测试与最后工序相结合,即从根本上转变它的设计形式而大幅度提高效率。它不仅包括大量已封装好的独立组件及高平行性的测试系统,也包括合并高速的最后工序系统。