一种双栅结构抗单粒子翻转加固SRAM存储单元

通过对单粒子效应以及抗单粒子翻转电路加固原理进行分析,提出一种基于双栅MOS结构的具有单粒子翻转加固能力的SRAM存储单元。该单元在实现抗单粒子翻转加固的同时具有快速翻转恢复、快速写入、低静态功耗的特点。基于0.18μm CMOS工艺进行电路仿真,结果显示该加固单元读/写功能正确,翻转阈值大于100 Me V·cm2/mg。可以预测,该电路应用于空间辐射环境下将有较好的稳定性。     

SRAM型FPGA单粒子翻转模拟系统研究

SRAM型FPGA在空间辐照环境下,容易受到单粒子效应的影响,导致FPGA存储单元发生位翻转,翻转达到一定程度会导致功能错误。为了评估FPGA对单粒子效应的敏感程度和提高FPGA抗单粒子的可靠性,对实现故障注入的关键技术进行了研究,对现有技术进行分析,设计了单粒子翻转效应敏感位测试系统,利用SRAM型FPGA部分重配置特性,采用修改FPGA配置区数据位来模拟故障的方法,加速了系统的失效过程,实现对单粒子翻转敏感位的检测和统计,并通过实验进行验证,结果表明:设计合理可行,实现方式灵活,成本低,为SRAM型FPGA抗单粒子容错设计提供了有利支持。     

抗单粒子翻转效应的SRAM研究与设计

在空间应用和核辐射环境中,单粒子翻转(SEU)效应严重影响SRAM的可靠性。采用错误检测与校正(EDAC)和版图设计加固技术研究和设计了一款抗辐射SRAM芯片,以提高SRAM的抗单粒子翻转效应能力。内置的EDAC模块不仅实现了对存储数据"纠一检二"的功能,其附加的存储数据错误标志位还简化了SRAM的测试方案。通过SRAM原型芯片的流片和测试,验证了EDAC电路的功能。与三模冗余技术相比,所设计的抗辐射SRAM芯片具有面积小、集成度高以及低功耗等优点。     

基于FPGA芯片的抗单粒子翻转的动态刷新技术研究

在分析FPGA空间单粒子效应的基础上,为了实现星载电子设备运行的稳定性,研究FPGA的动态刷新原理,介绍了几种抗单粒子翻转方法,根据位流文件设计出用于动态刷新的指令并通过实例验证。通过FPGA定期从PROM中读取用户配置信息,动态刷新内部配置信息,从而减少FPGA配置存储器发生单粒子翻转的概率,提高星载电子设备运行的可靠性。     

FPGA抗单粒子翻转软硬件设计分析

介绍了FPGA在空间运行中所受单粒子效应的影响,提出了减缓单粒子翻转影响的硬件设计准则和软件设计方法（TMR和EDAC）,并分析了TMR和EDAC所能达到的效果,为后续星载FPGA抗单粒子翻转设计提供了参考依据。     

SRAM单元单粒子翻转效应的电路模拟

在三维器件数值模拟的基础上,以经典的双指数模型为原型通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,在理论分析的基础上,引入了描述晶体管偏压和瞬态电流关系的方程,并将其带入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟,最后分别使用电路模拟和混合模拟两种方法得到了存储单元的LET阈值,通过在精度和时间开销上的对比,验证了这种模拟方法的实用性.     

SRAM单元单粒子翻转效应的电路模拟

在三维器件数值模拟的基础上,以经典的双指数模型为原型通过数值拟合得到了单粒子效应瞬态电流脉冲的表达式,在理论分析的基础上,引入了描述晶体管偏压和瞬态电流关系的方程,并将其带入电路模拟软件HSPICE中进行SRAM存储单元单粒子翻转效应的电路模拟,最后分别使用电路模拟和混合模拟两种方法得到了存储单元的LET阈值,通过在精度和时间开销上的对比,验证了这种模拟方法的实用性.     

一种提高SRAM型FPGA抗单粒子翻转能力的系统设计方案

本文基于国产智能刷新控制芯片,为星载SRAM型FPGA提供了一款高可靠性系统设计方案,具有定时刷新、重载、回读、在轨重构等功能,极大提高了SRAM型FPGA电路的抗单粒子事件能力,满足星载产品空间应用的需求。     

基于FPGA定时刷新控制单元的应用技术研究

SRAM型FPGA在航天领域有着广泛的应用,为解决FPGA在宇宙环境中单粒子翻转的问题,适应空间应用需求,给出了一种低成本抗辐照解决方案,对耐辐射FPGA器件进行抗单粒子翻转加固设计。该方案兼容多种型号FPGA芯片,从3片SPI FLASH中读取配置数据,通过串行接口配置FPGA,并在配置完成后按照设定时间周期性刷新芯片,可以满足航天领域对抗辐照型FPGA的使用需求。     

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。     

基于SRL结构的抗辐射SRAM单元设计

在空间辐射环境中,单粒子翻转(SEU)效应严重影响了SRAM的可靠性,对航天设备的正常运行构成极大的威胁。提出了一种基于自恢复逻辑(SRL)结构的新型抗辐射SRAM单元,该单元的存储结构由3个Muller C单元和2个反相器构成,并采用读写线路分开设计。单粒子效应模拟实验结果表明,该单元不仅在静态存储状态下对SEU效应具有免疫能力,在读写过程中对SEU效应同样具有免疫能力。     

一种超低功耗、容错的静态随机存储器设计

为了减轻辐射环境中静态随机存储器（SRAM）受单粒子翻转（SEU）的影响以及解决低功耗和稳定性的问题,采用TSMC 90nm工艺,设计了一款可应用于辐射环境中的超低功耗容错静态随机存储器。该SRAM基于双互锁存储单元（DICE）结构,以同步逻辑实现并具有1KB（1K×8b）的容量,每根位线上有128个标准存储单元,同时具有抗SEU特性,提高并保持了SRAM在亚阈值状态下的低功耗以及工作的稳定性。介绍了这种SRAM存储单元的电路设计及其功能仿真,当电源电压VDD为0.3V时,该SRAM工作频率最大可达到2.7MHz,此时功耗仅为0.35μW;而当VDD为1V时,最大工作频率为58.2MHz,功耗为83.22μW。     

一种显示控制与驱动芯片中的高速双端口SRAM设计

文章详细描述了一种集成在OLED显示控制驱动芯片中的双端口SRAM的设计，从电路和版图两方面对SRAM的核心部分进行了详细描述，并且设计了一种可用于OLED显示控制驱动芯片中的96x64x16位的双端口SRAM．最后给出了测试结果，验证了设计的正确性。     

用于OLED显示驱动芯片的双端口SRAM设计

详细描述了一种集成在OLED显示驱动芯片中的双端口SRAM设计。从电路和版图两方面对SRAM的核心部分进行了详细描述，并且设计了一种用于灰度OLED显示驱动芯片的132×64×6bit的双端口SRAM。基于0．35μmCMOS工艺进行了芯片流片及测试，得到了正确的测试结果并已成功应用于一款OLED显示驱动芯片中。     

基于任务队列的电子纸显示屏刷新策略研究

电子纸具有功耗低、静态显示等特点,在屏幕阅读方面有着良好表现,但是由于电子纸刷新速度较慢,当刷新请求过于频繁时,电子纸显示屏会持续刷新,无法及时响应新的刷新请求,这种现象称为刷新拥塞。刷新拥塞会造成系统运行效率低、响应慢等问题,影响用户体验。文章提出一种基于任务队列的电子纸显示屏刷新策略,运用刷新区域合并的机制有效解决了刷新拥塞问题,并且讨论了刷新策略中的内存同步机制。     

高可靠性SRAM中缩短汉明码EDAC电路的失效分析

缩短汉明码及其改进码字被广泛使用在宇航级高可靠性存储器的差错检测与纠正电路中。作为一种成熟的纠正单个错误编码,其单字节内多位翻转导致缩短汉明码失效的研究却很少。这篇文章分析了单字节多位翻转导致缩短汉明码失效的情况,分析了各种可能的错误输出模式,并从理论上给出了其概率计算公式。采用Matlab软件进行的计算机模拟试验表明,理论结果与试验结果基本相符。这篇文章最后分析了ISSI公司在其抗辐射SRAM设计中采用的一种将较长信息位分成相等两部分,分别采用缩短汉明码进行编译码的方案。分析表明,这种编译码方案可以降低失效状态下输出3 bit翻转的概率。     

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。